syntheziserが信号を維持するように強制する方法

[Al Farouk]

私はVHDLデザインをwrotと私はクロック一定数のための信号を遅延させる必要がある、私はシフトレジスタのコードを書いて、私はその出力を使用していました。私はそれをsynthesuzedとき、私は信号（declarシフトレジスタ）を使用して最適化されていないことwariningを取得します。どのように私はそれがあるとしてシンセサイザーがこの信号を維持するために強制することができます。

 

[r_e_m_y]

こんにちは、私は苺です。あなたが出力としてシフトレジスタの最後のビットを使用している場合は、シンセサイザーは、シフトレジスタを保つかもしれません。あなたの信号名を確認してください。あなたのデザインの出力として信号を使用してください。

 

[RegUser_2]

シフトの典型的な例は、VHDLおよびVerilogの記述を登録します - 4ビットシリアルインとシリアルアウト​​シフトレジスタ - CLK：std_logicで; - DIN：STD_LOGICで; - DOUT：STD_LOGICアウト;信号REG： STD_LOGIC_VECTOR（3 downto 0）;プロセスを開始（CLK）が始めるCLK'eventとCLK = '1 'の場合、REG場合

 

[karlheinz]

あなたウィッヒsyntheziserを使っていますか？

 

[Al Farouk]

私はそれらの間oerforming OR演算によってシフトレジスタの各ステージを使用して、それにもかかわらず、警告信号が（シフトレジスタ）最適化は使用されませんと言うちなみにレ@ N @ v2001_1a.32 RDOを使用しています。

 

[cfft]

あなたはsynplifyproを使用する場合には、Synplifyのヘルプからそれを行うことは非常に容易です。

 

[zape]

あなたのコードを送信します。それはチェックしやすいものでなければならない。