A
Al Farouk
Guest
私はVHDLデザインをwrotと私はクロック一定数のための信号を遅延させる必要がある、私はシフトレジスタのコードを書いて、私はその出力を使用していました。私はそれをsynthesuzedとき、私は信号(declarシフトレジスタ)を使用して最適化されていないことwariningを取得します。どのように私はそれがあるとしてシンセサイザーがこの信号を維持するために強制することができます。
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