どのような電圧ダウンが影響MOSFETのゲート休憩を頑健

[tia_design]

こんにちは、すべて、

私は厚さの酸化物と同じゲートだ使用してのCMOSとNMOSのデバイスの2種類がありますプロセスを、にするが。しかし、彼らのゲート-ソ¥ース間がブレーク電圧ダウン異なっている。その理由のようですが？情報任意のおかげです。

 

[erikl]

STIは、端末間のゲートとソ¥ースとバルク電圧が高くなるほど、ゲートソ¥ースのブレークダウン。

 

[deepak242003]

eriklは書き込み：

STIのゲートとソ¥ースとバルク端子の間に。

 

[Guest]

[No message]

 

[erikl]

注文はこの端末で：
電圧の高いゲートのみ：バルク-ソ¥ース- STIの-ゲート-ドレイン
GSの電圧の高い高圧型MOS対象：バルク-ソ¥ース- STIの-ゲート- STIの-ドレイン- STIの-バルク

STIは、違いが必要ですが電位の周り伸ばすフィールドがあるSTIののこと多くの""かかる。
構¥造の動作（コンダクタンス）のような制御コーストランジスタは-高圧大いに弱いよりも匹敵非。

 

[deepak242003]

私は......と考えてMOを通常のドレインSTIはされていない存在との間のゲート電極の間に、ソ¥ースまたは

..??..です異なるHVMOSが構¥築いくつかのリファレンスドキュメントは....感謝します非常にされる

 

[erikl]

deepak242003は書き込み：

私はSTIは、ゲート - ソ¥ースまたはゲート、通常のMOは......のドレイン間に存在しないと考えて

 

[tia_design]

ご協力いただきありがとうございますerikl

 

[deepak242003]

おかげでエリック..私はHVMOSに働いたことはない...Iwilllは..の情報網を介して用紙を取得するいくつかの

歓声。