/ VHDLのエディタでのLinuxのVerilog>

Emacsはneditですよりよいものが、学習のハードに簡単です。またkwriteの選択している別。

 
引用：

Emacsは良い1は難しいが、neditを学ぶことが最も簡単です。
またkwriteの別の選択肢です。
 
こんにちはjelydonut、

私は7.2 RedHatのviを使用すると、任意のなく自動強調表¥示Verilogの構¥文できます

構¥成。

wang1

 
方法については、Windowsか？私は、ハイライトウィンドウ良いシンプルなエディタを探していますが、うまくいけば）は事務所ですか？MSのそれを文字のように挿入する機能¥を持ってですることができます（ラインごとに最初の我々はありません。

 
gvimをまた、構¥文のオプションをハイライト表¥示しています。しかし、ときに）を押して入力してください（戻る、それは）表¥示するためには適切な（せていただきます返すで次の先頭行、1997 MOX燃料高内部
neditは良いですが、viとgvimを見るよりも遅く

 
EmacsはモードでのVerilog -って最高マスター限り、あなたは。
場合、モード知っている少しのemacsやVerilog - Aの場合は、それを学ぶことを望まない、それがgvimをよりではない。
gvimがemacsモードのインですVerilogのわからない場合は、最善の。

 
私はneditを使用しています。あなたが同じことをすることができますして

 
EMACSのは良いエディタと強調構¥文することができます設定uが。emacsには、環境のUnixファイルです。
また、EMACSのは、u、私は平均ているVHDLの構¥文ではどのuはモードを必要としないタイプのすべての構¥文有効なすべてがショートカットのために。
が要求されますが、例えばでVHDLの場合uがする、エンティティ型は、汎用ポートなどは、構¥文を完了入力として1ウル。

gvimの構¥文をすることができます適切な設定もされる使用する必要性をuの。

よろしくお願いいたします。
Jitendra

 
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