Verilogでデコーダプログラムのポートリストの定義>

[estradasphere]

、こんにちは

ことができますがリズムのリストをご覧くださいポートする方法を定義を教えてください私は、リズム小さなVerilogのデコーダプログラムをで書いているが、成功することなく、失敗したので、ポートのリスト。事前に感謝します。

 

[aji_vlsi]

estradasphereは書き込み：

、こんにちはことができますどのようにリズムのポートのリストを定義することを教えてください？
私は、リズムの小さなVerilogのデコーダプログラムを書いているが、任意の成功なしに、ポートリストに失敗したからです。
事前に感謝します。

 

[estradasphere]

Verilogコードは、iの問題もなくISEのこと書いたことがコンパイルされます。すべて私が知ってほしいですリストを作成するポートする方法終止

 

[iamchine]

こんにちは、
あなたはinoutの/出力/入力でコードを定義する必要があるポートの情報をのverilog。あなたは答えをさらに詳しい情報やRTLコードを取得するエラーの詳細ください投稿できます。

BRの、
iamchine

 

[Guest]

[No message]

 

[viv_1005]

でした問題を詳細にあなたの？

 

[AlexWan]

こんにちはestradasphere、

してくださいツールとコード細部お客様の情報を自分。

 

[amaccormack]

あるベンダーではない"ケイデンス"ツールです：ケイデンスは。ケイデンスは、使用しようとして、1つはツール：どのよう別の多くのですか？それは何ですかコマンドを起動するタイプ？

私はビュー容疑者のシンボルは、可能¥性がありますデザインのVerilogビューを作成があることを意味するFrameworkの2と一致していませんが、このツールは、レポート：右ですか？たぶん、あなたは正しくポートのビット幅をではない指定している。