??????? syntsisable Verilogのコードです がVHDLの

[tom_hanks]

私はすべてが正常に働いて、私synsithsisている部分をのVHDLどのコード..
今はコードをVerilogの書いています.. asynchrousトランジスタ- Rxの
私のverilogのコードが含まれて私のVHDLをしたいですか？
..いないそれは可能¥ですか？？

ネットリストをすることができます、私は追加bothsと.. FPGA上にダウンロードして

この任意のEDAツールの存在ですか？

TIAの、
トム

 

[davorin]

）でアルターラスク（）で遠方監視（ように私はと思うでもザイリンクスのISEその他（他のを混ぜて両方のVHDLの/ Verilogコードも）ことができますは、回路図。しかし、例えばそれをする場合など、モジュールtopfileは、VHDLあなたの場合は、必要のコードをVerilogの追加ラッパーよりVerilogのです。

このトピックはでていますここで説明は既にされて：

http://www.edaboard.com/viewtopic.php?t=73855&highlight=verilog vhdl

 

[ashishjindal76]

こんにちは！
ISEWebpack 5.2 nはuが最大それを行うことができます。しかし、私が設計図に行くためにuはいけないと思いますはuがあるとして、タスクそれは行くことが非常に簡単にウルの代わりにモジュールの両方を接続するために記述したコードを持っているuはn直接線のnとネットは、リンクにコンポーネントだけが呼び出しを開くsynthesisableコードが自動的に生成されます。

さようなら
であるAshish

 

[ylscqu]

メンターのFPGAに副は（）でntageこれをすることができますかも

最高の考え

 

[Guest]

こんにちは。

FPGAのツールは、合成HDLの混在ができるために実行し、シミュレーションをで実行するためには、シミュレータを必要とすること..有するこのHDLの混在が特徴ModelSimの機能¥を持つこのただし、Modeltechからライセンスを購入する必要があります。アルテラク（）で遠方監視hdlに混ぜてシミュレーションを実行できるように、しかし、私は遅いと考えて非常にそれは非常に...

 

[tom_hanks]

やあ、
ntageすることができます）（でADVはuが与えるいくつかのアイデアについてメンターのFPGA ...
てuを行うデモやパック、このチュートリアルの？

トム

 

[Guest]

[No message]

 

[davorin]

ここ参照してください：hxxp：/ / www.mentor.com/fpga-advantage/

 

[CatKing]

すべてのツールは、デザインをhdlにすることができますか混在。ただモジュール）のVerilogおよびVHDL instanciation（注意してくださいインターフェイスです。