L
ls000rhb
Guest
みなさんこんにちは
私
、 この警告を解決するのに役立ちます
私のデザインには、 clock_divider複数のクロックを他のモジュールで使用するソ¥ースクロックに分割するモジュールです。
Synplify合成時に、警告を表¥示"ビュー
の 削除u_clock_dividerインスタンスで実行している
: ( Verilog )
に あるため
、 その出力を参照
している work.clock_divider 。
私はこの警告の意味を知らない。
この警告を解決するにはどう
ですか ?
ありがとう&よろしく
私
、 この警告を解決するのに役立ちます
私のデザインには、 clock_divider複数のクロックを他のモジュールで使用するソ¥ースクロックに分割するモジュールです。
Synplify合成時に、警告を表¥示"ビュー
の 削除u_clock_dividerインスタンスで実行している
: ( Verilog )
に あるため
、 その出力を参照
している work.clock_divider 。
私はこの警告の意味を知らない。
この警告を解決するにはどう
ですか ?
ありがとう&よろしく