A
alanmck
Guest
こんにちは、
私は、地域のDSP投稿この件が、私はまた考えるヘルプこれは求めるグループ有効です。
私はTyder使用してONEoverTからFPGAが作成されたフィルタをのRRC。VHDLのは、データのテスト時に作成さ罰金だけでなく、すべておよびModelSimマクロをコンパイルします。しかし、私がデザインをシミュレート、私は出力正弦波を参照して期待するが、私はしないでください。
私が参照してください出力値が、それは形式アナログされていないです。
実際の信号のようなドキュメントのデータ出力とソ¥フトウェアを示す入力データの例が、私はデザイン私と彼らを見ていること。正しくか誰もが知っている信号を表¥示する方法は?
ありがとうございます
アル
私は、地域のDSP投稿この件が、私はまた考えるヘルプこれは求めるグループ有効です。
私はTyder使用してONEoverTからFPGAが作成されたフィルタをのRRC。VHDLのは、データのテスト時に作成さ罰金だけでなく、すべておよびModelSimマクロをコンパイルします。しかし、私がデザインをシミュレート、私は出力正弦波を参照して期待するが、私はしないでください。
私が参照してください出力値が、それは形式アナログされていないです。
実際の信号のようなドキュメントのデータ出力とソ¥フトウェアを示す入力データの例が、私はデザイン私と彼らを見ていること。正しくか誰もが知っている信号を表¥示する方法は?
ありがとうございます
アル