質素3eをリセットの問題

[sujithchakra]

こんにちは、

私のデザインは個のGPIO、SRAMをCPUの、あるモジュールのようなのi2cコントローラ。私は
統合上記のすべてのモジュール。この設計は、実装されて
スパルタ3eをベースでDigilent Basysボードです。デザイントリガ、
からデータを読み取り、外部SRAMの接続のI2C EEPROMにコピー、
設計し、出力をトリガとデータのCPUを処理する
ボードのLEDにし、その結果。

にするときのファイルをビットと私は構¥成FPGAを書くビットのファイル（
ボード上のROMが/ FPGAが）、デザインは機能¥最初の罰金に時間が
私は、FPGAを押してFPGAのリセット再ボタンを、デザインはありません
動作しない。私はパワーボード全体をオフにし、時間を待つためのいくつか
してプロセスを繰り返す、それは時間の最初は正常に動作のみです。

私はカウンターシンプルなテストボードを、それが正常に動作している。か
治療をため、外部に使用する別の私のデザインが必要
EEPROMを接続してのI2C？

助けてください。

ありがとう。

 

[tom_hanks]

..時FPGAのリセット信号をのuが表¥示される
どのfuctionが実行されます...

FPGAのですからのeepromだけでなくあなたがリセットをのI2C ...

乾杯、
トム

 

[Guest]

[No message]

 

[sujithchakra]

こんにちは、トム

私はここに.....それ午前の話を上のピンリセットのFPGAの設計をFPGAは全体されてリセットではなく、私の再度の命令にリロード自分のデザインをにFPGAを持っていないのEEPROM（24XX256のI2C ...）はデータです使用してのシートのEEPROMです私は...

http://ww1.microchip.com/downloads/en/devicedoc/21203M.pdf

応答をありがとうの

 

[Guest]

sujithchakra、

同期かまたは非同期あなたが知っていればいるFPGAのリセット信号は？

また、どのように）は、同期非同期、または（あなたがコーディングのリセットのためにあなたの機能¥ブロック？

これは、電源投入かもしれないことが可能¥で、すべてのリセットはリセット罰金、回路が来るのうち、ではなく、保存時に内部ノードの値がアップ以外の価値が電源。この問題は、ノード、他の可能¥性があります表¥示されるよりもチップ間リセットラインに存在する場合は重要なスキュー後、いくつかのサイクルをリセットクロックノードから出てくるから。

あなたが記載されて図9のように作ら必要とする回路を追加：

http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf

紙の上8bは、例の回路リセットしたVHDLを。

基数

 

[teja321]

ボタンを押すとリセットFPGAを再構¥成しない。

リセットスイッチは主にFPGAのピンに1つの接続としています。Uは使用他またはことができる方法このをc /ウル状態mを非同期リセットにリセットされます。

uをFPGAのために再構¥成にする必要がある電源/基板オフのFPGA /。