質問のDACのセトリング時間は約

L

lovseed

Guest
私は50メートル、電流ステアリングDAC、14ビットを設計しています。

しかし
、 私は20nsの内（バリエーション61uV未満）は
、 出力を安定させるのは難しいことがわかりました。
とSFDR性能¥は約62dBの23.4375Mデータと50Mサンプリング周波数です。

どのように出力を安定して迅速に、20nsの少なくとも以内に作るには？

任意の良い紙は
、 この上で働いてるの？

 
デザインスタイルウルのタイプ（計デコードされたか
、 次の/デコードされたバイナリ）？

 
8単項演算子と6バイナリセグメント化された。

それも、電源、セトリング時間が理想的なようです25nsで約です。

私は15nsの下へのセトリング時間を維持する必要があります。

 
グリッチを削減しようとする（これは
、 現在の細胞内の小さな変更によって）行うことができますので
、 グリッチ長いセトリング時間が高くなります。追加4分後：lovseed書き込み：

私は50メートル、電流ステアリングDAC、14ビットを設計しています。とSFDR性能¥は約62dBの23.4375Mデータと50Mサンプリング周波数です。任意の良い紙は、この上で働いてるの？
 
1。小型スイッチのサイズを使用してください。
2。チロシンラジカルの電流源としてNMOSトランジスターを使用する。

 
今は状況がこのようなものです

場合は
、 電源をほぼ電源パス上に1pH（インダクタ）と理想的です
結果は非常に良好であるのSFDR = 88dBの（入力理想的なデジタル正弦波を98デシベルのSFDR）です。

しかしばがら
電源パス上に1nHインダクタ= 61デシベルのSFDRと
電源パス上に3nHインダクタ= 54dBのSFDRを
電源パス上に5NH適当インダクタ= 69デシベルのSFDRています。

私は
、 デジタル電源と200pFのデカップリングコンデンサのアナログ電源で400pFのデカップリングコンデンサを使用しています。

これは電源のノイズだ多くの結果に影響を与えます。言い換えれば良いが、高PSRRです。時5NH適当、デジタル電源をオンにpk2pkノイズ0.5Vのについて記述して追加しました。

私は大きなデカップリングキャップを使用しようとしています。

を共有するあなたの経験場合は
、 これまで良いのPSRRとの良好なDACの設計している。追加1分後：rajanarender_suram書き込み：

グリッチを削減しようとする（これは、現在の細胞内の小さな変更によって）行うことができますので、グリッチ長いセトリング時間が高くなります。
追加5分間：

lovseed書き込み：

私は50メートル、電流ステアリングDAC、14ビットを設計しています。とSFDR性能¥は約62dBの23.4375Mデータと50Mサンプリング周波数です。任意の良い紙は、この上で働いてるの？
 
の一般的な、現在のDACのビデオアプリケーションに使用されて

 
あなたは私のDACの電源と出力スイングを教えてもらえますか？
シミュレーション結果は正しいですか？なぜ5NH適当インダクタのSFDRは他よりも良い。
場合は
、 カスコードを使用する私は、高PSRR、非常に悪くはないと思います。（該当する場合
、 ノイズは非常に大きいとノイズ悪いのSFDRの主な原因とされていない主な原因です）。
私ときの出力スイングを変更すると、現在のMOSのVdsでは小さな変化だと思う。は、DACのINLが悪いようになる。場合は
、 大規模な高調波歪みをリードする補償されません。
Uは注意してください。

 
jerryzhao書き込み：

あなたは私のDACの電源と出力スイングを教えてもらえますか？

シミュレーション結果は正しいですか？
なぜ5NH適当インダクタのSFDRは他よりも良い。

場合は、カスコードを使用する私は、高PSRR、非常に悪くはないと思います。
（該当する場合、ノイズは非常に大きいとノイズ悪いのSFDRの主な原因とされていない主な原因です）。

私ときの出力スイングを変更すると、現在のMOSのVdsでは小さな変化だと思う。
は、DACのINLが悪いようになる。
場合は、大規模な高調波歪みをリードする補償されません。

Uは注意してください。
 
私FFT.Whichは、i 18nsするのセトリング時間がかかることを意味各サイクルから行うには、18ns結果を得ることです"（2）サンプリングクロックから50メートル（20nsの）です（私が思う最終的な結果では18ns以上）悪化する必要があります"。
ハイテクlovseed
ときのHSPICEでは、どのようにあなたが得るポイントを確認することができます高速フーリエ変換を行うが
定住ポイント？
何が"私は
、 各サイクルから行うには、18nsの結果を得る前に意味があるのFFT"？

 
こんにちはlovseed：
あなたの現在のセルを常にオンですか？場合
、 常に現在のセルが、あなたには
、 出力スイッチをoutまたはout_。私はそれを迅速に解決すると思う。私のセトリング時間は18nsと思うで十¥分です。場合は、DACの出力を解決しない場合は、私ūあなたの現在のセル回路とタイミング回路をチェックすべきだと思う。
スイッチのタイミングは
、 スイッチのサイズの世話をしてください。
サイズが小さすぎるが、それも大規模なクロックフィードスルーslow.but大きい。
書き留めない現在のあなたの現在のセルのシャットダウンします。それ以外の場合解決されません。
についての補償：
私はいくつか
、 現在のcell.Iいくつかの論文を検索しない追加それについて。
私のデザインだけでも、私はいくつか
、 現在のセルを追加します。ときに
、 出力Iの出力には特にMSBがブロックするにはLSMのブロックを移行するには
、 現在のセルを追加する大規模な。

 
gdhp書き込み：

私FFT.Whichは、i 18nsするのセトリング時間がかかることを意味各サイクルから行うには、18ns結果を得ることです"（2）サンプリングクロックから50メートル（20nsの）です（私が思う最終的な結果では18ns以上）悪化する必要があります"。

ハイテクlovseed

ときのHSPICEでは、どのようにあなたが得るポイントを確認することができます高速フーリエ変換を行うが

定住ポイント？

何が"私は、各サイクルから行うには、18nsの結果を得る前に意味があるのFFT"？
 
1時は、電源、DAのsettleing時間を作る"15nsの理想的です。私ūに行っていると思う。

2として
、 グリッチをできるだけ小さくします。

3時汚れた電源をシミュレートします。そして電源とインダクタを接続する2つのカップルコンデンサ1 .47別の0.1μFのPCB（プリントapplaction connceted）conectしてください。

4の場合は
、 デジタル電源
、 アナログ電源と接続してください1〜2ohmの抵抗を使用する接続D_powerとメイン電源へのA_power。

5主電源、D_power（ディジタル電源）、A_powerすべてのカップルコンデンサ。PCB上で（電源を使用するなど）に接続

それを心配しないでください。私はすべてがOKになると思う。

 
jerryzhao書き込み：

1時は、電源、DAのsettleing時間を作る"15nsの理想的です。
私ūに行っていると思う。2として、グリッチをできるだけ小さくします。3時汚れた電源をシミュレートします。
そして電源とインダクタを接続する2つのカップルコンデンサ1 .47別の0.1μFのPCB（プリントapplaction connceted）conectしてください。4の場合は、デジタル電源、アナログ電源と接続してください1〜2ohmの抵抗を使用する接続D_power、メイン電源へのA_power。5主電源、D_power（ディジタル電源）、A_powerすべてのカップルコンデンサ。PCB上で（電源を使用するなど）に接続それを心配しないでください。
私はすべてがOKになると思う。
 
1を確認し
、 現在のセルとカスコードトランジスタを常に飽和している。
あなたカレントミラーの設計2次の時、私は必要なMOSトランジスタのような正確なサイズを使用するとは思わない。
3カップルコンデンサをプリント基板上に、彼らは10μFのと0.1μFのです、彼らは平行です。
4時、uはDCステップ
、 デジタル入力として、最も大きなグリッチを与えるposbileとして小さい。
5場合は読み込んで抵抗が大きい。で電流が増加するŬし、抵抗pallelことができるのセトリング時間を短縮する。（読み込み75Ωのかもしれませんが、）基板熱募上の抵抗の並列することができます
6ウル幅* L通常ので、これは
、 ダイサイズが非常に規模が大きい。私はそれを不整合に良いとは思わない。
7ウルEngishは私よりも優れています。

 
やあ、
1"するかは
、 常に電源とグランドの間にするときに回路をシミュレートするコンデンサ0.1μFの、.47を追加する？

2"もあなたのDACの動作しますか？

3"あなたのDACの仕様との論文を共有すること/あなたという論文？

敬具。jerryzhao書き込み：

1を確認し、現在のセルとカスコードトランジスタを常に飽和している。

あなたカレントミラーの設計2次の時、私は必要なMOSトランジスタのような正確なサイズを使用するとは思わない。

3カップルコンデンサをプリント基板上に、彼らは10μFのと0.1μFのです、彼らは平行です。

4時、uはDCステップ、デジタル入力として、最も大きなグリッチを与えるposbileとして小さい。

5場合は読み込んで抵抗が大きい。
で電流が増加するŬし、抵抗pallelことができるのセトリング時間を短縮する。
（読み込み75Ωのかもしれませんが、）基板熱募上の抵抗の並列することができます

6ウル幅* L通常ので、これは、ダイサイズが非常に規模が大きい。
私はそれを不整合に良いとは思わない。

7ウルEngishは私よりも優れています。
 
最終更新日：

場合
、 デカップリングに十¥分な（例えば1μFの）結果はとても良いです。（SFDRは89デシベル）が大きい

 
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