誰かelaboraコマンド"の経験を持っていますか

[swgchlry]

私はデザインを合成するDCを使用シノプシス、私はインターフェイスをコマンドしたい使用しますが、私は"アーチparm"をすることができます理解しない"手の込んだ"。使用例
'手の込んだAAAのアーチ"BEAVHIOR"'が、その例では、デザインがVHDLの。今は、コマンドを記述する方法を使用してVerilogデザインをモデル化"手の込んだ"？言葉は、後かコンテンツが予¥約アーチですか？どのように多くの値を割り当てることができますか？アップデートでは、場合は無効と書き込み私は、コマンドを次のように：手の込んだ単アーチ"コンパイラを見ると、Verilogを"-、更新なぜですか？

 

[tukken]

この現象は、バージョン始まった導入2001.08新
変数は、power_cg_flatten。デフォルト値はfalseです。ため解除
コマンドは、細胞をゲーティング-できない平らクロック。以上で前のリリース
バージョンは2001.08、平らに解除すべてのデザインの階層をすべて削除します。

細胞をゲーティングする前にグループ解除クロック、変数を設定する次の：

- dcshモード（dc_shell）
真power_cg_flatten =は

- dctclモード（dc_shell - t）やpsyn_shellモード
真power_cg_flatten =は

コンパイルしてgate_clockされた変数が、設定する間の真の手の込んだ
プロセスは、クロックゲーティングスタイルが統合され、グループ化を解除、すべての-行われて平らに
前にコンパイルします。クロックゲーティングセルgated_clock実装さに手の込んだ
属性の意志が失われます。このため、コンパイルゲーティングを実装クロック
ゲート細胞と、そして、またはラッチを使用離散細胞のような。この回避するには
プロセスに従ってから、起きて：

dc_shellスクリプト：

analyze - FをVerilogのtop.v
set_clock_gating_style ......
手の込んだ- gate_clock

解除すべての-フラット
コンパイル

真power_cg_flatten =は

解除すべての-フラット
top_flat.vを書く-ハイアー- fはVerilog - Aのオ

以前のバージョンでも2001.08と、スクリプトを使用して、次の：

analyze - FをVerilogのtop.v
set_clock_gating_style .......

手の込んだ- gate_clock

clkgate_designsは=（検索）設計"SNPS_CLOCK_GATE *"を
set_dont_touchはclkgate_designs
解除-平坦、すべての

コンパイル

remove_attributeはdont_touchをclkgate_designs
解除-平坦、すべての

top_flat.vを書く-ハイアー- fはVerilog - Aのオ

 

[Guest]

[No message]

 

[swgchlry]

tukkenする：
"かarchitechure"- parmそれが持つすべての関係をするには？得たことを持っていない私は。

 

[maxsnail]

私はデザインと思うあなたのARCHはであるかbehaviolまたはrtlまたはVerilog ...

 

[floatgrass]

を使用することができます：
手の込んだのxxxx -アーチ"Verilogの"-更新- libの機能¥