深さのFIFO最低の助けを必要とのFIFOの設計-

[arunapai]

こんにちはすべて、

私は問題があるデザイン、私はドメイン間の2つのインターフェイスを持つ：

入力は、50MHzの16ビットのパラレルデータです

出力は、シリアルデータで500ビットが1 MHzの

シナリオについては、この、私はFIFOを設計する必要がする。

誰の深さはFIFOのに役立つ私とFIFOの設計、特に最低の？

また、私は知っていた場合（16ビット単位3つのデータの私の入力の変化にバーストごとに）、どのような深さであるか？

おかげで、
アルン

 

[Guest]

[No message]

 

[kel8157]

それを場合ありえないバーストは3拍子最大、次に3が深さですか？データを提供は3バースト入力遅延読み取り出力信号をハンドシェイクする前に使用して、または、新しいバーストが来るログイン数学いない一部する必要がありますそれ以外の場合。

ビート時に仕上げ2は、最初のビートが、必要な読み込みを完全に、2つのためのデータは、設計がcompicated、より。

どのように多くの入力16bにもユニットが蓄積さでFIFOから遅い人が読んで期間も異なります時間以上に。