幽霊のcapacitotrsに関する基本的な質問

500MSPSの高いサンプルレートで、あなたはおそらくウル電荷再分配式DACを解決するより多くの時間を与えるためにDACアーキテクチャを時間インタリーブを使用することができます。何のために仕様対象uはですか？
 
私はは、uを私にインターリーブされたDACのアーキテクチャ上のいくつかの良い論文を記入してくださいすることができますDACの約速度を気にしています。私はDACのネット上で検索時に私は、ADCでそのDACを使用して任意の問題がそのうちのいくつかはある3to 4LSB.Won'トンについてのDNLとINLを持っていることを発見したアーキテクチャ？
 
こんにちはすべて、私はこの回路では、底板のサンプリング技術を使用してきました。 [URLの= http://images.elektroda.net/96_1297770660.png]のhttp://images.elektroda.net/96_1297770660_thumb.png~~V [スペース] [/スペース]でも私は、信号を得ているこの回路を使用して[/URL]に私output.Iに依存グリッチがこのブートストラップswitch.Ifいずれかのダミースイッチを私と一緒にいくつかのアイデアプラザのシェアを持って追加する方法を知らない。私はなぜグリッチのない振幅が2倍に減らしている2倍の制御信号（時間も該当）の立上り時間を増やすが1つ以上の基本的な質問は何ですか？
 
[引用= Ravinder487; 852509] ...私はなぜグリッチのグリッチの振幅は、C比に依存するため、2回目ですか？[/引用]で削減振幅しない2倍の制御信号（時間も該当）の立上り時間を増やす場合。 Cの値は、スルーレートを変更することにより、変更しないでください。
 
しかし、私にはそれが減少しないインバータの入力のいくつかの量は、我々はgate.Hereもグリッチのピーク時には信号のスルーレートを向上させるグリッチを減少させるoutput.Andに容量カップル重なるものに似ているように思えるの半分我々は2倍にスルーを増やす場合。
 
インバータでは、常にこのような結合料金を実施する（すなわち、いずれかのNMOSまたはPMOSまたはその両方で）ので、どのような一時的な結合は、スルーレートが低下する場合より明らかにされる低インピーダンス経路がある。ここでは、ない低インピーダンス経路がある。すべての結合料金は、単にまで徐々にリーク離れた基板には、高速結合または低速結合すること、そこに滞在されます。スイッチトキャパシタの容量値は常に1下端に制限される理由はそれがされます。 2マッチング。寄生
 
@チェックメイト：も底板は、私が信号に依存するグリッチを得ている以上、この問題を解決する為にどのようにサンプリング！。とダミートランジスタの偶数サイズは、ダミートランジスタのvolts.Shouldサイズによって数十グリッチの量を誘引され、常に常にメインスイッチの半分のサイズにできますか？[色="シルバー"]は[サイズ= 1 ]----は------ポストは16:59追加----------前の投稿は、回路では午前16時54 ----------[/サイズ] [/色]だったオペアンプのGBWは、最大サンプリングレートDACを決定する以下のよう？ http://images.elektroda.net/34_1297855676.png~~V [スペース]は、[/スペース]を
 
[引用= Ravinder487; 853043] @チェックメイト：も底板私が信号に依存するグリッチを得ている以上、この問題を解決する為にどのようにサンプリング！。とダミートランジスタの偶数サイズは、ダミートランジスタのvolts.Shouldサイズによって数十グリッチの量を誘引され、常に、常にメインスイッチの半分のサイズにできますか？のみサンプリング[/引用]ボトムプレートは、すべての（あるいは少なくとも大部分を強制的に）への差動回路を介してオフにキャンセルすることができますスイッチの同じノードに向かっての電荷注入。それはどんな"グリッチ"を減らすことではありません。さらに、他の非理想を処理しません。ダミースイッチは、クロックのフィードスルーを低減化の程度は完全に非信頼性が高くなります。ハーフサイズのルールは、両方のスイッチの両端という仮定が同じインピーダンスを見ていますので、任意のフィードスルー電荷が両端に均等に配布されています。現実的には、その方法ができるといえば？最後に、あなたはまだ5fFキャップを使用している場合、あなたの唯一のオプションのいずれか、寄生容量を低減したり、キャップを増やすことです。 [引用= Ravinder487; 853043]オペアンプのGBWは、最大サンプリングレートDACを決定する以下に示す回路では？ [スペース]はhttp://images.elektroda.net/34_1297855676.png~~V [/スペース] [は/引用]は、最大サンプリングレートは、主にオペアンプのセトリング時間によって決定されます。
 
[引用は=チェックメイト; 853027]スルーレートが低減されるときに任意の一時的な結合は、のそれほど明白にされるように。 [/引用] uは、そうなった理由を説明自動で設定されことができます！
 
[引用=チェックメイト; 853129]最後に、あなたはまだ5fFキャップを使用している場合、あなたの唯一のオプションのいずれか、寄生容量を低減したり、私が20fFに自分の容量を変更したブートストラップスイッチは、入力をトラッキングされないのはあなたのキャップ[/引用]を増やすことですブートストラップトランジスタのサイズは、コンデンサのトッププレートで、それは大きなグリッチ、その結果、コンデンサを駆動するように増加されている場合signal.And。
 
増加ウルブートストラップトランジスタサイズが大きくなるので、これは、サンプリングキャップと電荷再分配の良い取引が発生する寄生キャップをウル。あなたのサンプリングキャップが高い寄生キャップと比較される場合の効果は小さくなります。 uはサイズウルキャップ、デザインをテープアウトされている場合ノイズではなく、/寄生一致に基づいています。 [引用]は私が20fFに自分の容量を変更したブートストラップスイッチは、入力信号[/引用]を追跡されていない - は、スイッチのありえないが適切に設計された...
 
[引用は= Ravinder487; 853491]私は20fFに自分の容量を変更したブートストラップスイッチは、ブートストラップトランジスタのサイズは、コンデンサのトッププレートで、それは大きなグリッチ、その結果、コンデンサを駆動するように増加されている場合、入力はsignal.And追跡されていません。 [/引用]は、次にあなたがそれはあなたのプロセスによって達成されていないことを非常に高いため、サンプリングレートをターゲットとしていると考えている？
 
[引用= steadymind; 853784]適切...[/QUOTE]とスイッチ、あなたはどのように回路を改善するために説明してくださいすることができる回路の経験をお持ちなら、私は、以前の添付されている使用した設計は、スイッチのありえない、5fFための容量それは非常にうまく機能している
 
[/スペース] [スペース] http://images.elektroda.net/34_1297855676.png~~V @チェックメイト：私はこのciruitを使用している場合は、差動出力を取得しますが（VOUT +、VOUTは-）が、私は一つだけを、その端末の登録ができると思う私はこれらの出力で管理する方法をcapacitor.Soするには？私はシングルエンドの太田への差動を使用する必要がありますか？？私はこのcicuit ..を使用することはできますか？ [スペース]は私の投稿に返信してください[/スペース] http://images.elektroda.net/44_1298023095.png~~V ....
 
ダミートランジスタを追加する電荷注入、クロックのフィードスルーを低減することができます。その結果、グリッチが抑制されます。 [引用は= Ravinder487; 853491]私は20fFに自分の容量を変更したブートストラップスイッチは、ブートストラップトランジスタのサイズは、コンデンサのトッププレートで、それは大きなグリッチ、その結果、コンデンサを駆動するように増加されている場合、入力はsignal.And追跡されていません。 [/引用]
 
[引用は= leo_o2、854190]は、ダミートランジスタを追加する電荷注入、クロックのフィードスルーを低減することができます。その結果、グリッチが抑制されます。[は/引用]しかし、ダミートランジスタは"ブートストラップのスイッチは、いくつかの複雑なcircuitary ....[カラー=によって制御されるようにどのように私は反転信号を生成することができますし、反転制御信号を供給する必要がありますシルバー"] [サイズ= 1 ]----------ポストは15:56追加----------前の投稿は14:48だった--------- - [/サイズ] [/色] [引用は=チェックメイトを、853129]はサンプリングボトムプレートは、強制的にすべての（または少なくとも大部分）への差動回路を介してオフにキャンセルすることができますスイッチの同じノードに向かっての電荷注入。それはどんな"グリッチ"を減らすことではありません。さらに、それは他のの非理想の[/引用] @チェックメイトをハンドルしません：ドキュメントでは、それが示唆されている我々が'しかし、私だけの固定電荷注入、固定フィードを介していると言わ信号に依存する電荷注入を取得メートル。 [URLの= http://images.elektroda.net/50_1298024789.png]の[/スペース] [を/のURL] http://images.elektroda.net/50_1298024789_thumb.png~~V [スペース]
 
あなたは完全にあなたの問題は、私は5fFキャップ付きの主要な要因となっており、だけでなく、電荷注入およびクロックフィードスルーと思われる寄生成分を持っていることを無視しているのでそれがあります。あなたは本当に、代替アーキテクチャを評価しようとするか、またはあなたのサンプリングレートを下げるためにインターリーブされたアーキテクチャのいくつかの並べ替えをしてみてください。
 
あなたが思う容量の場合、どのような値が適切ですか？それができないのは我々がそのようにのみオフセット誤差を考えるというの差動オペアンプを使用して、レベルシフタを使用して、それを削除するだけで、固定電荷注入、固定クロックフィードスルーの結果が1つ以上の質問は何ですか？ [引用=チェックメイトは、854277]あなたは本当に、代替アーキテクチャを評価しようとするか、またはあなたのサンプリングレートを下げるためにインターリーブされたアーキテクチャのいくつかの並べ替えをしようと[に/引用]は、インターリーブアーキテクチャか二つの平行なADCを使用する意味ですか？
 
1。あなたはゲインと帯域幅を2が必要uはそれが提供する限り、我々のポストに示すように増幅回路を使用することができます。 uはuが上限を増やすに削減するグリッチを見つける - （5fは、20fを、100f、200f）は、異なる値にふたをするといくつかのスイッチを（基本的な伝送ゲート＆bootstapped）試してみてください。ダミーを介して、いくつかのエクステントの電荷注入へのクロック供給を減らすのに便利です。問題になるので、信頼性 - を、通常のVDD以上に行く電圧を必要とするブートストラップ。 3。 ADCは、パラレルADCののアーキテクチャを意味インタリーブされます。 （例）uは250Mspsのとマルチプレクサが入力と出力で働いて2個のADCを持つことができます。 4。このエラー限りは、依存して信号ではないのでuは（DC誤差）が相殺されると、それらを考慮することができますuは常に入力でいくつかのサンプリングエラーが発生しているがエラーは同じであると仮定されるオペアンプによって拒否されますuの使用の差動構造そのCMRRのために。
 
おかげで、すべて、私は10pFのコンデンサを変更されている、今の電荷注入は、以下の私のサンプル＆ホールド回路は、入力電圧を追跡するために600psをかぐです20mV.Butされ、誰もが私にいくつかの高速サンプルをお勧めすることができますホールドのオペアンプを持っていない回路を彼ら。
 
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