合成ヘルプ： Verilogのコードで

A

aravind

Guest
こんにちはお友達
私は
1つの 行列multicationコードfile.txt
は （レディング
） $ readmembコマンドを使用して書かれた。このコードをどのように合成？

HOWTOを同じ行列のLUTのメモリまたはROMにfile.txt
は Verilogのコードの中に書いてみませんか
？
助けてください。
1X3 Verilogの3X3の行列と同じように複数のコードを取るとすぐに
返事ありがとう

 
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$ readmembのみでSynplify合成されています。他のツールとして私が知る限りそれを合成する。

 
最初に、私との乗算器をVerilogのコード/のP ＆
O / pポート
している 。それを合成する。次に（
） は
、 ネットリストを使用することができますreadmemb $ ips.txtはトップレベルの環境からIPアドレスを通過している。

 
やあ

$ readmembタスクsynthesisable符号化されていません。
は
、 RTL合成ツールstlyeのみが動作をコーディングコーディングをサポートしています。コーディングスタイルは
、 検証段階で使用されている高レベルdescribationされている動作です。

デフォルトの値を持つ場合は
、 ストレージを持ちたいと考えて、 asynchronusにffをリセットすることで実装することがあります/設定してください。リセットした後、デフォルトのストレージは
、 diresedがリリースされています。

場合は
、 FPGAの設計が完了されている場合は
、 内部ROMを使用することがあります。

http://toolbox.xilinx.com/docsan/data/alliance/pft/pft2_4.htm

 
$ readmembがなく
、 お客様の設計を実装する2つの方法があります。
1 。ROMを使用して行列の値を格納するために
、 特定のアドレスにそれぞれの値を参照してください。ASICのライブラリは鋳造またはIPのFPGAベンダからメモリコンパイラが必要になります。あなたがROMを瞬時に生成するために職人のメモリコンパイラやXillinx Coregenを使用してtxtファイルには
、 ROMの値を与える。
2 。使用TieHiとTieLow細胞を一定の値を与える。それDFFs以上の面積を節約します。とは簡単に変更
する 金属は、最終的なエコステージで編集してください。

$ readmemb共通のツールで合成することはできません。したがって
、 上記の方法を使用します。

頑張って

<img src=¥"http://www.edaboard.com/images/smiles/icon_smile.gif¥" alt=¥"笑み¥" border=¥"0¥" />
 
こんにちはzhustudio
はIM期待
に答えてください 。私クリアü 。
私は一例で
、 ROMのプログラムが必要な方法をROMからRAMにデータをインポートするとどのようにportmap 。
簡単な例をさらに明確に

 
こんにちは、 aravind
もっと一般的なROMのインスタンスのチュートリアルを持っていません。ASICの
設計 では、コンパイラが異なる別のメモリ使用量。しかし
、 一般には、
ROMの ファイルは
、 メモリコンパイラ（ txtファイル
） を提供することになりますし
、 シミュレーションモデル、自由、 lef
、 対応GDSIIファイル
を説明します 。

のFPGAは、 Coregen 、ザイリンクス
の 使用。場合は
、 ヘルプを表¥示することができます。それは簡単だ。

また
、 ROMからRAMにデータをインポートします
か ？
どのような意味です
か ？を明確に記述することはできます
か ？
私は自分の理解に申¥し訳なく思っている。

 
はい正しい。私はROMから
RAM にデータをインポートしたい。
ため
、 ROMの内部に
は、 /または
、 チップ外。私は
RAM にインポートしたいのですが
、 アクセスは
、 RAMからのデータです。
どのようにinstancitate 。どのようにコードを書くことにします。
ありがとう

 
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