制限のVHDLその他の任意の合成

[Prasanna]

合成される適用するためVHDLでは制限が他の任意の

無視した句が。
初期制限値が
ステートメントの待機制限に
信号1つのドライバで複数の制限に

 

[nand_gates]

ベクトルの範囲の選択を意味constatntことがする

<= b（kのdwonto 0）;

変数場合はKが上記のステートメントが合成されていません！

については、よりプライマーを参照してjをBhaskarの本のVHDL

 

[btobey]

アクテルのスタイルがコーディングのPDFと呼ばれるを"アクテルHDL独立セクションの技術良いコーディング"と。これは、例を紹介する両方のVHDLおよびVerilog。

http://www.actel.com/documents/hdlcode.pdf

もう1つの優れた本は合成のVHDLをするためのロジックラッシュですアンドリュー

 

[Kulprashant]

、こんにちは
synthesisable中ではないループが。
属性はsynthesisableされていません。

とは、について
クル

 

[omara007]

Kulprashantは書き込み：

、こんにちは

ループがsynthesisableされていませんが。

属性はsynthesisableされていません。とは、について

クル

 

[Guest]

[No message]

 

[dBUGGER]

こんにちはomara007、
私は..と思う話プラシャントが合成される合成属性のようにすることはできませんこれらは等RLOCは

よろしく、

 

[barkha]

良いリンク-
http://www.sunburst-design.com/papers/CummingsSNUG1999SJ_SynthMismatch.pdf
http://www.sunburst-design.com/papers/CummingsSNUG1998SJ_FSM.pdf

 

[omara007]

私は...コードのVHDLピースだった合成とpreviousely私は...という考えをそこにいる）いくつかの制限はMOD（に合成VHDLの演算子していたがと私はファイルに自分のコードの行をした本：Xの.. mod 40と私は2電源のだ、エラーからしないようにのように記述することができますデザインコンパイラということのMODは、オペレータがサイドハンド権合成する場合ではない！....のように2 ^ nを

ので、何人からウルopenionのこのためのソ¥リューションですベストは？