利得なぜ統一未満V0/Viは有限場合はRLは？

[wjxcom]

：顔は、この回路のすべてのこんにちは、してください。回路では、この有限RLはれている場合、ユニティゲインとして= Viの減少から値を強制的にV1は0、次のV1が増加し、V0はよりは少ない。

なぜ有限であるRLはそこにある場合は利得統一少ないより知っている私はですか？

してください、ヘルプ私を！
申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての

 

[jlee]

ということですがVoの/ Viに<1、またはVo/V1 <1？

参照してください私はから、何の回路の半分は、左の段階ですAB級の出力。の回路の半分は右段階であるユニティゲイン。ステージの出力の組み合わせは、ソ¥ースフォロワ、出力電圧VoはV1の追跡します。ロード時にRLは有限であり、そこにRLの流れる電流になります。この電流はM2/M22か、サポートさによってM1/M11。その他のトランジスタを流れる電流はVdsatを意味する大きな。したがって、V1の増加は、Voは増加しない限りVdsatとして大きなV1のために。だからゲインは少しは少し<1 ....実際には1にすべき閉じることが非常に。

一方、他のVoは/ Viには利得を持っていません...利得は1>をすることができますがあります。

 

[wjxcom]

こんにちは、jlee：あなたが説明すると半分の右側"段階では回路ですユニティゲイン"あなたは、希望詳細なぜですか？

をありがとう！

 

[Guest]

また、くださいがステージabはクラスの出力参照してくださいグレーの本を、それは390ページですについて。

 

[Guest]

[No message]

 

[wjxcom]

こんにちは、霧が：実際には、この回路は、本の中で灰色のが導入の出力段。そして、グレーになっていない理由は"有限RLはれている場合、ユニティゲインとして= Viの減少から値を強制的にV1は0、次のV1が増加し、V0はよりは少ない。"

 

[Guest]

回路部分の入力には）フォロワ構¥成にソ¥ースのNMOS枝であり、PMOSの出力（M1からゲートに流れる信号のM2は、ソ¥ース。
とNMOSの信者は、ソ¥ース1がバルク効果の問題を、追従ソ¥ース結果のNMOS利得未満。

 

[montage2000]

内部抵抗のために