R
rakko
Guest
これらのエンジニアのための質問そこ。私はゼロを出力するクロックが実行しているとして、お探しの長いVerilogのデジタル回路出力1のように、クロックが停止します。誰これを知っている方法。
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E
echo47
Guest
時間ことを忘れないで合成の概念がないHDLは。ご利用ください時計をお持ちの2番目の？それともいくつかの他のハードウェア時間遅延デバイス？あなたは窓を時間的なものを作成、これらのことができます使用する1つ。ウィンドウ中に、あなたはクロックをカウント入力。している場合、カウントがゼロの入力クロックが動作していない。
A
AlexWan
Guest
こんにちはrakko、
有効にしているが、クロックのデザイン信号の？または信号入力を使用しての？
幸運
有効にしているが、クロックのデザイン信号の？または信号入力を使用しての？
幸運
G
Guest
Guest
rakkoは書き込み：
これらのエンジニアのための質問そこ。
私は1としてクロックが実行され、出力ゼロの長い出力のVerilogデジタル回路を探しているなら、クロックが停止します。
誰これを行う方法を知っている。
これらのエンジニアのための質問そこ。
私は1としてクロックが実行され、出力ゼロの長い出力のVerilogデジタル回路を探しているなら、クロックが停止します。
誰これを行う方法を知っている。
L
luancao
Guest
あなたは時計を参照くださいして別の安定しています
クロック検出器は、ドメインのクロック動作の下参照。そして、あなたが検出されるクロック"を"周波数範囲を知っている必要があります。dectected参照の場合、周波数はクロック"はよりはるかに高いクロック"は、ウィンドウの時間以内に0 1が検出された変化を0から1または/および。下の参照の場合、頻度はクロック。あなたは"時計をして検出する新しい"は、リファレンスクロックより"でいくつかの値にする新しい"クロック2以上"の周波数を、時には下の"可能¥性が分割検出クロック。結果は同じです。追加分後に5：どのようなクロックが検出された場合は1つだけ時計を、？
クロック本接続することで反転の2つの出力からトグル排他的論理和？...またはトリックのようなこと...必要も動作...
めったになるような状況は、設計リアルタイム表¥示します。
クロック検出器は、ドメインのクロック動作の下参照。そして、あなたが検出されるクロック"を"周波数範囲を知っている必要があります。dectected参照の場合、周波数はクロック"はよりはるかに高いクロック"は、ウィンドウの時間以内に0 1が検出された変化を0から1または/および。下の参照の場合、頻度はクロック。あなたは"時計をして検出する新しい"は、リファレンスクロックより"でいくつかの値にする新しい"クロック2以上"の周波数を、時には下の"可能¥性が分割検出クロック。結果は同じです。追加分後に5：どのようなクロックが検出された場合は1つだけ時計を、？
クロック本接続することで反転の2つの出力からトグル排他的論理和？...またはトリックのようなこと...必要も動作...
めったになるような状況は、設計リアルタイム表¥示します。
N
nand_gates
Guest
再トリガする場合使用して必要になりますている場合は、クロックを1つしかない
monoshotは、より維持以上の時定数を再トリガ少しmonoshot
期間は、クロックを検出したい！
クロックをする場合の2つの場合があると言うsys_clkとclk_in。その後、次のコードは使用して！
ここに注意してくださいclk_inとsys_clkの違いによっての周波数
あなたはコードを必要とする曲、次の！
ホープは、このことができます！
コード：
モジュールclk_detect（/ * AUTOARGの* /
/ /を出力
clk_ok、
/ /入力
sys_clk、reset_n、clk_in
）;
入力sys_clk、reset_n、clk_in;
出力clk_ok;8:0] count_clk_in [regの。
7:0] count_sys_clk [regの。
、cy_count_clk_in_rrをcy_count_clk_in_r regの。ワイヤーreset_cnt =〜cy_count_clk_in_rr＆cy_count_clk_in_rを。clk_okを割り当てる=〜count_sys_clk [7];常に@（posedge clk_inまたはnegedge reset_n）を開始
（もし！reset_n）
count_clk_inの<= 0;
他
count_clk_in <= count_clk_in 1'b1;
終了clk_inカウンタキャリーの/ /ダブルフロップ同期！
常に@（posedge sys_clkまたはnegedge reset_n）を開始
開始（もし！reset_n）
cy_count_clk_in_rの<= 1'b0;
cy_count_clk_in_rrの<= 1'b0;
最後に他の開始
cy_count_clk_in_r <は= count_clk_in [8];
cy_count_clk_in_rr <= cy_count_clk_in_r;
終了
終了
/ /再トリガmonoshot！
常に@（posedge sys_clkまたはnegedge reset_n）を開始
開始（もし！reset_n）
count_sys_clkの<= 0;
最後に他の開始
場合（reset_cnt）
count_sys_clkの<= 0;
他の（もし！count_sys_clk [7]）
count_sys_clk <= count_sys_clk 1'b1;
終了
終了
endmodule / / clk_detect
monoshotは、より維持以上の時定数を再トリガ少しmonoshot
期間は、クロックを検出したい！
クロックをする場合の2つの場合があると言うsys_clkとclk_in。その後、次のコードは使用して！
ここに注意してくださいclk_inとsys_clkの違いによっての周波数
あなたはコードを必要とする曲、次の！
ホープは、このことができます！
コード：
モジュールclk_detect（/ * AUTOARGの* /
/ /を出力
clk_ok、
/ /入力
sys_clk、reset_n、clk_in
）;
入力sys_clk、reset_n、clk_in;
出力clk_ok;8:0] count_clk_in [regの。
7:0] count_sys_clk [regの。
、cy_count_clk_in_rrをcy_count_clk_in_r regの。ワイヤーreset_cnt =〜cy_count_clk_in_rr＆cy_count_clk_in_rを。clk_okを割り当てる=〜count_sys_clk [7];常に@（posedge clk_inまたはnegedge reset_n）を開始
（もし！reset_n）
count_clk_inの<= 0;
他
count_clk_in <= count_clk_in 1'b1;
終了clk_inカウンタキャリーの/ /ダブルフロップ同期！
常に@（posedge sys_clkまたはnegedge reset_n）を開始
開始（もし！reset_n）
cy_count_clk_in_rの<= 1'b0;
cy_count_clk_in_rrの<= 1'b0;
最後に他の開始
cy_count_clk_in_r <は= count_clk_in [8];
cy_count_clk_in_rr <= cy_count_clk_in_r;
終了
終了
/ /再トリガmonoshot！
常に@（posedge sys_clkまたはnegedge reset_n）を開始
開始（もし！reset_n）
count_sys_clkの<= 0;
最後に他の開始
場合（reset_cnt）
count_sys_clkの<= 0;
他の（もし！count_sys_clk [7]）
count_sys_clk <= count_sys_clk 1'b1;
終了
終了
endmodule / / clk_detect
P
pilmot
Guest
私は思います）後beginng（右少し問題を解いて持っているuはリセットされます。
場合にはstabel後resertシステムクロックは、私たちはclk_inを持っていない
count_sys_clkとカウントされますが[OK]をしないでしょう時間（256 sysのクロック）はclk_inはclk_okは、表¥示が''1は。
シミュレーションでは私の比がclk_inですsys_clk / = 50 / 1
場合にはstabel後resertシステムクロックは、私たちはclk_inを持っていない
count_sys_clkとカウントされますが[OK]をしないでしょう時間（256 sysのクロック）はclk_inはclk_okは、表¥示が''1は。
シミュレーションでは私の比がclk_inですsys_clk / = 50 / 1
G
Guest
Guest
[No message]
L
laglead
Guest
クロックの選択を有効にする信号を多分
T
tukken
Guest
リファレンスクロックが必要です