レイアウトにverilogの？

を参照するには標準ではの基本的なデジタルIC設計のテキストは、同じように開始の"Hello world！"しかし、この加算器は、速度を計算する別に基づいて多くのレイアウトソリューションを持っています。
 
または'または0を通過する4:1マルチプレクサを選択ラインとして紀元前を使用しています。
 
お持ちの、商業目的のためにデザインコンパイラを使用してuはRTLを生成する合成ライブラリが必要です。あなたの単純なケースの場合は、単に回路図キャプチャを使用して、それを下に描画で十分です
 
昔、siliconComplierは、それを行うことができます..多くの年前には、Cadence社の相乗効果は、GDSに変換verilogの読むことができます..私は、彼らがユニットツールは==> GDSをゲートレベルを変えることができる必要があると思う.. >のGDSを - の方法による設計小細胞の使用、任意のツールは、スパイスができますか？ OPAの回路==> GDSのレイアウトが挙げられる。私はGoogleいくつかのツールは、"PLLのコンパイラ"ことができる合成GDSのPLLのレイアウトと呼ばれる検索を使用する
 
EDAツールの多くは、それを行うことはできません、総変換には、まだいくつかの編集を行う必要があります。カスタムツールは、通常は、ルーティングのためのカスタムルートまたはオートルータを行う必要がありますし、あなたが（あなたがリズムのツールを使用している場合）のPCellを使用してデバイスを生成するのに役立ちます。デジタルツールのあなたはルーティングのためのオートルートする必要がありますし、スタンダードセルを必要とします。
 
同じようにリズムにic5環境を使用することもできます>この。これはツールIC5でこの仕事を？
 
SEは、リズムのソフトウェアに含まれているそれを行うことができます。
 
こんにちは、私は流れの論理合成（デザインコンパイラ）に関連する非常に具体的な質問を持っている - >レイアウト生成（出会い）..どのようにレイアウト生成ツールに遭遇してデザインコンパイラで合成されたデザインを転送するために..これは何を行うのに必要なファイルは何ですか？よろしく、Dr.farnsworth
 
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