レイアウトにverilogの？

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ilker

Guest
イム新しいCMOS設計およびiにa'cb + ab'c +'abcの関数の実装はF =約プロジェクトを持っています。あなたはSPICEネットリストまたはVerilogコードからレイアウトを生成する任意のツールを知っていますか？どうもありがとう。
 
あなたにこんにちは一つの答えはここにある：1。時間**患者：/ / www.microwind.org/ 2。時間**患者：/〜etienne/microwind/mw03_book1.zip 3 / / intrage.insa - toulouse.fr。時間**患者：/〜etienne/microwind/dsch03_book1.zip * / / intrage.insa - toulouse.fr - > tのtnxにTNX
 
私はSPICEネットリストからレイアウトを生成し、Microwindは、レイアウトからSPICEネットリストを生成することだと思います。私は非常にVerilogのからレイアウトを生成するために注意を払って、私は、そのツールを探しています。しかし、その後、場所およびルートにレイアウトを使用して、（EDIFファイル）Verilogのネットリストに変換する必要があります。
 
あなたはSynopsys社などの商業ツールへのアクセスがある場合は、ネットリストにあなたの式を合成するシノプシスデザインコンパイラを使用することができますし、Synopsys社にアストロレイアウトツール、それを読んで、quich配置配線を行う。シンプルなデザインには、クロック信号の整合性を心配する必要はありません。何が間違って行くことができます。あなたも同じようにリズムic5環境を使用することができます。この式は、デザインのすべての場合は、その後、私はあなたの好きなベンダライブラリからゲートを使用して手動でリストをyoucreate提案し、レイアウトにゲートを描画するためにleditのような自由なレイアウトツールを使用します。
 
Lを試すことができますuは、編集する場合、PC上の作業
 
私は、ザイリンクスのISEはあなたの仕事を行うことができると思います。
 
あなたはXilinixのWebサイトからそれを得ることができる。 ISEは、その中のISE WebPACKは、無料donwloadのavilableですが、そのために最初に登録する必要があります異なるバージョンを持っています。 ISEのへのリンクは[URLを] http://www.xilinx.com/products/design_resources/design_tool/index.htmの[/ URLは]とは、[URLを] http://www.xilinx.com/ですWebPACKのを伊勢することです/ designResources / ip_product_details.jsp米国時間/ xebiz？キー=のDS -伊勢WebPACKは＆sGlobalNavPick =製品＆sSecondaryNavPick =デザイン+ツール[/ URLの]
 
私はあなたのSPICEネットリストからレイアウトを生成する理由は知らない。アナログ設計やフルカスタム設計にする必要があります通常のデザインフローはおよそ次のとおり：1）ロジック/回路プロジェクトの設計。 1）Candenceツールまたは他の商業ツール、あるいは自由なレイアウトツール（あなたは、単純なプロジェクトのためのラインにそれらを検索することができます！）を使用して、レイアウトを描画します。 2）は、レイアウトからSPICEネットリストを抽出し、いくつかの分析を行う。 3）サインオフデザインに満足している場合は、1または2に応じていない場合はステップに戻ります。
 
こんにちは、Verilogコードからレイアウトを生成するためにケイデンスのSoCの出会いツールを使用します。出会いは、直接Verilogコードは、最初の合成コードを反映されませんので、発生に与える詳細は、ユーザーガイドを通じて、出会いの作り付け、合成使用PKSのツールのために行く。して、Prashant
 
合成のための多くのツールがあります。しかし、私はそれらを必要とする理由がアナログ設計者理解できないのですか？あなたが読むことができない場合、または直接回路設計、どのようにしてアナログdesingerすることができますか？
 
私はsysnopsysの物理的なコンパイラは、あなたのためにそれを行うことができると思います。設定マクロセルのレイアウトは、ザイリンクスのISEで見られることができます。
 
やあ、よりよい解決策は、Webからそれを評価版を取得することができますザイリンクスISEのことです。関連して、クルています。
 
下のリンクに移動し、ダウンロードしてUrselfさんを登録する"リベロ"[urlは]をユーザーフレンドリーなソフトウェアhttp://interact.actel.com/registration/enter_email.cgi?p=90 [/URL]に。 uはVerilogコードを使用している場合、それは簡単に自分のメニューを使用してレイアウトに変換されます。 jusのは、ユーザーマニュアルを勉強してUrselfさんをお試しください。 -カーシー
 
それはあまりにも実装するのが簡単だから...良いアプローチすることができるプロジェクトを設定するには標準的なレイアウトセルを使用します。
 
私はリズムのツールは、レイアウトを生成することができますが覚えている
 
これは、宿題の演習のように見えます。なぜあなたは、いくつかのレイアウトを持っている必要がありますか？あなたは何を技術対象としている？これは合成の演習では、スタンダードセル、トランジスタのサイズ、または何の手レイアウトすることになっていますか？たぶん、あなたは、学習目標が現在いるか検討する必要があります。このような小さなの例では、確かに現実世界の仕事にどのように通常のデジタル設計フローを教えることはありません。
 
ザイリンクスのISEまたはアルテラのMAXプラス
 
どのEDAや近代的なASICの本からの基本的なEDA設計フローを使用する方法がわかります。
 
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