J
jordan76
Guest
ハイ
コードでは次のverilgoの、私はターミナルプリセット端子とRESETしたい生成レジスタです。しかし、シミュレーションの結果は、要件を示す、私の満たしていないのでした。
でした誰も手伝って私が?
事前に感謝します!
、について
jordan76
/ /レジスタの定義
out_en regの。
常に@(posedgeのCLKのかnegedgeのreset_bまたはnegedge preset_b)
始める
(もし!reset_b)
out_en <= 1'b0;
他の場合(!preset_b)
out_en <= 1'b1;
他の場合(条件A)/ / if条件がtrueの場合
out_en <= 1'b0;
他の場合(条件B)/ / if条件Bが真である
out_en <1'b1;
終了
コードでは次のverilgoの、私はターミナルプリセット端子とRESETしたい生成レジスタです。しかし、シミュレーションの結果は、要件を示す、私の満たしていないのでした。
でした誰も手伝って私が?
事前に感謝します!
、について
jordan76
/ /レジスタの定義
out_en regの。
常に@(posedgeのCLKのかnegedgeのreset_bまたはnegedge preset_b)
始める
(もし!reset_b)
out_en <= 1'b0;
他の場合(!preset_b)
out_en <= 1'b1;
他の場合(条件A)/ / if条件がtrueの場合
out_en <= 1'b0;
他の場合(条件B)/ / if条件Bが真である
out_en <1'b1;
終了