ヘルプ:どのようなコードはVerilogの誤ったと私?

J

jordan76

Guest
ハイ

コードでは次のverilgoの、私はターミナルプリセット端子とRESETしたい生成レジスタです。しかし、シミュレーションの結果は、要件を示す、私の満たしていないのでした。

でした誰も手伝って私が?
事前に感謝します!

、について
jordan76

/ /レジスタの定義
out_en regの。

常に@(posedgeのCLKのかnegedgeのreset_bまたはnegedge preset_b)
始める
(もし!reset_b)
out_en <= 1'b0;
他の場合(!preset_b)
out_en <= 1'b1;
他の場合(条件A)/ / if条件がtrueの場合
out_en <= 1'b0;
他の場合(条件B)/ / if条件Bが真である
out_en <1'b1;
終了

 
それは見てように思える[OK]を....以外の終了を開始すると、必要以上多くの
クロッキング条件、特にあなたの他の

常に@(posedgeのCLKのかnegedgeのreset_bまたはnegedge preset_b)
場合)(〜reset_b
out_en <= 1'b0;

始める
場合)(〜preset_b
out_en <= 1'b1;

始める
場合)(条件A / / if条件がtrueの場合
out_en <= 1'b0;

場合)(条件B / / if条件Bが真である
out_en <1'b1;
終了
終了

jelydonut

psの..でした..行は削除ごとに間隔を初めにそれがならで希望されるように非常に簡単

 
オハイオ州..また、..ときにセットをシミュレートするあなたの/ CLRの条件とクロック動作するように見えるようになる...、エッジにのみ発生に彼らは.. CLRの/セットとして非同期しませんシミュレートそう..条件を設定した場合のあなたがいたあなたと主張clkは条件を設定したのを常に関係なく、ブロックが実行されますまださ...通常のは問題..しかし、私は...の前にいる私に影響を与えることがあった

jelydonut

 
シミュレーションの結果は良いはずですが、あなたはクロックエッジとすべき注意してください時間の関係を予¥め設定された信号と非同期リセットされます。実は、私は
信号を示唆プリセットしていないとリセットの両方非同期を変更しないlibsは、多くの非同期のプリセットに同期preset.Because。

 
Verilogの場合、間違って私がいないSNとはRNのとFFをdescrible不可能¥です。

 
claintは書き込み:

シミュレーションの結果、[OK]をする必要がありますが、非同期リセット、プリセット信号とクロックのエッジの時間的な関係を注意してください。
実は、私は

あなたは多くのlibsは両方の非同期リセット、プリセット信号を持っていない非同期を同期preset.Becauseにプリセットを変更された。
 
すべてのあなたの、
提案と感謝のあなたの親切な助けて!

実際に私が必要と非同期RESET_Bと非同期PRESET_B私の
ケースとRESET_Bの実行を最優先を持っています。

方法以下のコードを、私は書き換えするのSN RNとを避けるFFを:

outen_mw_temp regの。
ワイヤーouten_mw;

常に@(posedgeのCLKのかnegedge preset_b)
始める
(もし!preset_b)
out_en_tempの<= 1'b1;

始める
場合)(条件A / / if条件がtrueの場合
out_en_tempの<= 1'b0;
他の場合(条件B)/ / if条件Bが真である
out_en_temp <1'b1;
終了
終了

outen_mwを割り当てる= outen_mw_temp&reset_b;

シミュレーションの結果、[OK]を思われる。上でコメントを任意の?

おかげで再び!

、について
jordan76

 
jordan76は書き込み:

私は次のようにコードを書き換えるRNとのSNとFFを回避するには:outen_mw_temp regの。

ワイヤーouten_mw;常に@(posedgeのCLKのかnegedge preset_b)

始める

(もし!preset_b)

out_en_tempの<= 1'b1;



始める

(条件A)場合は、/ / if条件がtrueの場合

out_en_tempの<= 1'b0;

他の場合(条件B)/ / if条件Bが真である

out_en_temp <1'b1;

終了

終了outen_mwを割り当てる= outen_mw_temp&reset_b;シミュレーションの結果、[OK]を思われる。
その上の任意のコメント?
 
z81203は書き込み:こんにちは、あなたは合成、それを何ですか?
それを満たす死ぬ?
あなたは私の合成の結果を伝えるか?

『THX。
 

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