タイミング予¥算......

[verilog_always]

予¥算のタイミングは何ですとどのように出力登録する関連？

 

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[prajit]

タイミング予¥算：
それは言葉の2つの構¥成の
タイミングと予¥算

タイミングは、手段のために確認レートや記録時間、期間、または;
予¥算がexpenditurreを定義することを意味計画。

だからタイミングの予¥算は、システムのパラメータであるアカウントまたはタイミング要件のタイミング。これは、システムれんがのような多くの要因には依存動作周波数の最大時間。

 

[Guest]

タイミングの予¥算の期間クロックの部分を参照するか遅延のまま後にシステムの場合は、アカウントのすべての。何が遅れているこれらの？回ホールドもののように設定し、伝播遅延、遅延、ルーティング組み合わせロジック遅延、クロックスキュー、等

たとえば、期間を聞かせ5nsの私たちが言うか、または、クロック200MHzのことをしたい実行時。パスした場合の信号を追加を開くすべての遅延の合計を最大遅延と予¥算です5ns以下、タイミングを必要になります満たしています。システムが総大きい遅延がより5nsのは、失敗して必要になりますタイミングの予¥算をお増加し、する必要がありますクロック周期の障害をクロックやリスク。
FPGAデザインツールは、遅延のケース番号をこれらの最悪の知っていると期間使用してこの情報を配置するクロックとルーティングの設計を限りのツールをとしては、通知します。FPGAのツールは、予¥算をタイミングするすべてのパスがなることをしようとするので、最適化設計を。エラー報告されたパスが失敗になりますタイミングの予¥算を。

にロバストな上にデザインを残しました予¥算をタイミングは常にしようとするいくつかある。理由は、ジッタは、クロックジッタクロックため一生懸命に時間を推定し、予¥測に失敗するシステムとすることができます予¥算がゼロのタイミング。

遅延がFPGA設計のルーティング最小限に抑えるツールが周りのロジックを移動できる。これは、関数をすることができますロジックも重複しているチップのドライブの側面に反対されますが読み込まれます。FPGAデザインツールは、フリップフロップ間の遅延combinatoral大やってるのためにすることはできません。これは、予¥算です来るパイプラインどこにあるかのタイミングと支援をする。