ソ¥リューションのコードをVHDL信号をの遅れに

[koce]

皆さん、こんにちは、
私はプロジェクトのCPLDを私のMAXII使用して、アルテラ。私は言語プログラムVHDLおよびそれを使用してクを（）で遠方監視IIソ¥フトウェア。信号をとCPLDの私はクロックグローバルコントロールはスイッチを使用1。スイッチが1つ、私は遅延クロックグローバルしたいエッジの立ち上がりは有効それをのが）の例回転10nsの（上の。
コードでは私のVHDLの私はデータ型を汎用的な使用します。I use this constant when I want to delay my signal:

Tdelay汎用（：時間：= 10nsの）、
私は信号を使用して私のこの定数を遅らせるしたいときに私は：

とき（clock'eventとクロック= '1'）s1は= '1'Tdelay後;

VHDLの構¥文検証はOKですが、私はコンパイルをして問題を最終的な行うには私がします。

エラーがリテラル 文字列に一致する
もので は
ない ない時の型のような私は事の種類をのデータ汎用ことを使用するため、私はそれは。
私なら他の方法を誰かに知っている共有コードをしてください。VHDLの使用して信号delayinの。あなたは多くのも役立つニュースを私に！<img src=¥"http://www.edaboard.com/images/smiles/icon_biggrin.gif¥" alt=¥"非常にハッピー¥" border=¥"0¥" />感謝
ボヤン

 

[master_picengineer]

こんにちは、
あなたは値をデフォルトの使用する必要がパッケージを定義するのがあなたは。

 

[Guest]

それは変だな
それが正常に動作する
時間は標準型のVHDLデータは既にスカラー
それで使われてはいけないそれが与える場合のトラブルを任意の汎用
時間のための新しい物理的な種類をしてお試し下さい！
トラブルを見るの間隔のうちでも、コードされる可能¥性があること（ただし、あなたは大丈夫と言われた構¥文は）

 

[master_picengineer]

こんにちはすべて、
これはModelSimので起こった私場合がシミュレート私は。これは、使用するコマンドのすべてのことが解決で定義定数（invoqueファイルをfonctions. ...パッケージ）で使用してファイルのデザイン。あなたがプロジェクトに必要なファイルをこれも含まれます。パッケージをこの場合は、コンパイル最初にコンパイルする必要があります。

 

[Guest]

ので、このことsyntizableコードです。また長さがないようにビットリトルソ¥フトウェアは外することができます理解遅延信号を、ほか10nsのそれは、見えるようにすべきか、デザインを調整します

 

[thuyet]

小さなコメントする場合は、そのような遅延を使用しないでください'ので、"s1は= '1後Tdelay"だけ）に使用されるシミュレーションmodelSim. ..を（。ときは、そのような書き込みは、ハードウェアで合成されることはありません。1つの方法この問題を解決するには：遅延レジスタがレジスタいるため、各一部することができます渡すを介して信号、あなたは仕様がデザインを計算することができます応じてする

頑張って

 

[koce]

私を助けてありがとう、すべての非常に多くするためのあなたの努力をします。あなたはとてもているすべての種類！
私はレジスタをシフトボイジャーハードウェアの方法で遅延信号をよしよう！<img src=¥"http://www.edaboard.com/images/smiles/icon_surprised.gif¥" alt=¥"びっくりした¥" border=¥"0¥" />

）
ボヤン

 

[laststep]

私もこのわからないについては、私たちは信号をすることができます遅延が権利を追加する＃遅延？
ただ、このコマンドを同じように使用
クロック場合（clock'evan = 1）し、
S1は=＃10 '1'; /スケールの時間にウルデータを/割り当てた後に依存、10単位時間
＃10は、S1 = '1'; / thedataを取得/回後10単位

 

[japoliveira]

こんにちは！これは、フォーラムの記事で、この最初の私の

<img src=¥"http://www.edaboard.com/images/smiles/icon_razz.gif¥" alt=¥"からかう¥" border=¥"0¥" />CPLDのでは、遅延に応じてどのくらいそのための時間が必要て、信号を遅延させる入力でする方法を少なくとも2つ。

あなたはあると考えるアプローチは、最初のセルをロジックは使用して、LCELLsのために10 3 nsの遅延を2）が十¥分EPM7xxx（アルテラのCPLD。入力注意クロック使用ではゲートが絡んでくる直接！ちょうどレベル回路図に行ってLCELLsを追加します。

2番目のアプローチは、FIFOができますがあります。FIFOの長さは（ビット数）を使用している場合は、クロックとなる場合が遅延するに依存します。クロックを100MHzとしたとして、あなたの例の場合のビットを希望必要な10したい場合は、遅延が100nsの。遅延注意してくださいここでは大規模のCPLDにリソ¥ースが十¥分ではない場合は、可能¥性があります...

よろしく！

 

[pankajrangaree1]

uのVerilogの単位時間を指定して与えることができます割り当てる遅延によって'記号＃の後2は、uていること

 

[Guest]

[No message]

 

[kvingle]

恩赦私Verilogを...
しかし、'私の知識＃'レジスタシフトやされていないことを意味敵セルロジックの遅延を合成追加code.betterを使用すると、koceが望んでいるに合成する。
について

 

[AdvaRes]

koceは書き込み：

非常にあなたのすべてのあなたの努力私を助けていただき、ありがとうございます。
すべてのも親切！

私は、シフトレジスタは、ハードウェアの方法のボイジャーの信号を遅らせるしようよ！

<img src=¥"http://www.edaboard.com/images/smiles/icon_surprised.gif¥" alt=¥"びっくりした¥" border=¥"0¥" /> ）

ボヤン

 

[xtcx]

遅延するには私の知識もの使用、と言う
ダウト<= '1'後の20nsの。
このようなステートメントが実行されてことはない。これは、目的をだ構¥造シミュレーションでは純粋に意味だけのようだ。あなたは、シミュレーションのModelSimこれをすることができます感じではなく、時間内に実際の.....私は思う