の合成

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Guest

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、やあ、親愛なるすべて
私はデザインして合成を私。しかし、私は、将来的に行うことができない私は何を知っていますか私にしてください教えて誰かが！
ありがとう！

 
親愛なるオオカミの子、

その後、理由のでした合成を行う場合は？

<img src=¥"http://www.edaboard.com/images/smiles/icon_smile.gif¥" alt=¥"笑顔¥" border=¥"0¥" />合成後、要件によると以下のいずれかを行うことができます：
1。ポストSimualtion
2。FPGAの検証
3。レイアウト4月

よろしくお願いいたします。
chip123

 
、やあ、chip123多くのありがとうは非常に！
このデザインは、ADCのインターフェイスです。
ADCがentanglemantです逆なので、IPアドレスの回避のため、それがインターフェイスとしての部分をこのような変更もする必要があります。
私はデザインをして合成し、HSPICEによるそれをシミュレートする、私はしなければならない作品がないか、他のどのような。
私の行うフロントエンドの仕事と前の作品をエンド-しないタッチバックので、私は私がいるかどうかはできません適合正しいとの整合性。

感謝＆よろしく！
オオカミの子

 
プロジェクトのASICの場合は、必要があります：

1）形式を確認またはシミュレーション

2）クロックツリーを生成する

3）配置し、ルート

4）コンゴ民主共和国 LVSは

5）が公式確認またはシミュレーション

6）タイミング分析

 
あなたはチップはミリ秒です。私はレイアウトと思う後）は、（rcが必要か最終的にはシミュレートで投稿シム-。これは全体がチップブロックされません。あなたはテストについて何かをします。
すべてのものが最後にフロントていることによってエンドではなく、戻します。通常。
考えています。

 
おかげで非常に！
私はそれらをやる！

中国には、aegean.chouれ、あなたは？私は！

thansks＆よろしく！
オオカミの子

 
親愛なるオオカミの子
なぜだと思いますかエーゲ海中国ですか？？？

<img src=¥"http://www.edaboard.com/images/smiles/icon_smile.gif¥" alt=¥"笑顔¥" border=¥"0¥" />どのように設計しないあなたのミックスドシグナルシミュレーションをするにはですか？ツールではどの？

 
ニックネームでエーゲ海の！
ドット別の名前、およびposfix部分がでている周ですシュー中国が、一般的に、シューは英語の名前をrgardしないでください。
そう、私は中国と思うエーゲ海があります。
[OK]を？

宜しく！
オオカミの子

 
ロジックのデジタルは、スパイスでシミュレートする必要はありません。合成のシミュレーションでHDLレベルポストだけで十¥分です！

 
こんにちは、オオカミの子：

＆FPGAのルートまたはプットを通った場所に配置する、自動ゲートレベルのシミュレーションをする前に開始あなたのあなたのことが実行されます。挿入した場合、スキャンを行う場合は、ATPGをあなたのすることができますを開始します。

カーズの場合は、合成をあなたの必要がありますチェックして最初にログオンします。....チェックタイミング違反を、面積、セルの使用確認あなたのsyntheserが望むようにして仕事を終え...

<img src=¥"http://www.edaboard.com/images/smiles/icon_smile.gif¥" alt=¥"笑顔¥" border=¥"0¥" />
 
使用する場合するかは、あなたがいる終了符号化、シミュレーションし、ツール合成の最初の読み取りマニュアルのすべての写真がありません。これは、この手順を実行しますと教えてについて。あなたのウェブサイトのレオナルドスペクトラムから'更新マニュアルからザイリンクス、アルテラとメンターグラフィックスができます取得します。Multisimは、シミュレーションを提供するミックスドシグナルのツール別の非常によい。

 
こんにちは、
私は私のFPGAでいるfamilliar設計、およびASIC、小規模なプロジェクトのためでした。私の質問は使用してレベルは約のP＆CMOSのテクで（RとのASICデザインデマックス任意）にi持っているものはツールが？？？設計ではマスク、？ですが、自動プロセス、または手を買ってそれは私がしなければならないですか？？？ヘルプお感謝の

 
オオカミの子は書き込み：

みなさん、こんにちは

私は合成を私のデザインがあります。
しかし、私は私が将来的に行うことがわからない場合は、誰かが教えてください！

ありがとう！
 
設計フローは、ASICのシーケンスである設計の手順に
1。デザインエントリです。エントリを使用してハードウェア記述言語（HDL）または回路図。
2。論理合成。生成ネットのロジックセルとその接続。
3。システムのパーティション分割。作品ASICベースのサイズに分割大規模なシステムです。
4。Prelayoutシミュレーション。正しく機能¥設計をチェックする表¥示される場合。
5。フロア。チップネットのブロック配置します。
6。配置。ブロック内のセルの位置を決定します。
7。ルーティング。ブロックのセルとの間の確認接続します。
8。抽出。決定抵抗と配線容量の。
9。Postlayoutシミュレーション。デザインを参照してください確認するもの追加負荷で動作
インターコネクト。

 
こんにちは
私は目指す考えによって決定されるそれはあなた！
よく私は合成するVHDLのコードは、使用のソ¥ース参照してくださいタイミングと！
消費時間と我々はできるが表¥示されない場合は、ソ¥ースの使い方は、合理的な、または長さも！我々は]コード/ことができます行えるいくつかの線または何か他の[

 
こんにちは、
合成後に挿入スキャンを実行して、ベクトルを生成するあなたのATPGテスト。その後の検証と物理的エンドを取るネットはP＆Rを分析し、あなたがポストレイアウトのタイミング。あなたが機能¥を同じネットリストはいるか持っていることを確認フォーマル検証をした後の各段階。
おかげで、

 
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中古レイアウトシミュレーション
中古レイアウトのタイミング解析
ポストレイアウト
ポストレイアウトシミュレーション
ポストレイアウトのタイミング解析

 
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