の合成

[xiongdh]

ときDCのモジュールを最上部へ合成、U1はTOP.U1サブモジュールにあるベンダーから他のIPアドレスですからして仕様のドキュメントファイルができますトンになるとdb、ファイルライブラリのVerilog動作記述ファイルをすることができますsynthesized.Alsoされるトンベンダー。
のU1の属性は、その他の図以下の通りです説明します。
（名）（I / Oのは）（運転）（負荷）（ポートからの遅延本接続する）（ポートに本接続するまでの遅延）
IN1がある* _ 10 NAND2X1 / 3 nsの___
OUT1のうち1 * NAND2X1 / Xの___ ___ 5nsの
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サブモジュールU1はIN1がある1つの入力は、*を車で10 NAND2X1 /とnsの遅延からパスU1/in1に本接続することは、3 / Dは約。1つの出力はOUT1、それのドライブの容量は*のように1 NAND2X1 / XとするU1/out1 Dのパスからの本接続/遅延は約5nsの。
*******
注：NAND2X1は、セルれているライブラリの入力を持って2、Xの2つ1つの入力と出力
時の最上部を合成する設計。のセルU1のU1.vの説明をしてポートのみファイルが必要図を読む上記DC.theにのためのt_touchを設定さドン属性U1のU1の神経回路の属性の説明するかの最上部へ設定すると設計のための一連の制約。さて問題は、合成される前にU1がどのように設定され制約記述または。
これは1つ説明されことができますU1の属性を道にtを扱うこの場合、しかし、問題は、私はドンファイルが多分dbの方法のように行う別のthat.Howでこの問題を解決することができます私は。
の最後の編集時間2005年7月5日5時17分;編集回数：1 xiongdh合計

 

[Guest]

[No message]

 

[Guest]

まず、あなたは可能¥性があります合成U1は含まれてトップ、
secoindly、データベース抽出トップ上の制約U1から
だから、あなたが説明を取得しなければならないU1の

 

[xiongdh]

私はモジュールをトップページしたい合成、それがあるサブモジュールU1と、他のサブモジュール。
U1は、合成が必要とすることですしないモジュールアナログ。しかし、のU1のプロパティは、DCのときにコンパイルすることができますサブモジュールを、他の影響を与えます。どのようにU1のモデルを構¥築する。