に移動FPGAの質問...

[Guest]

まあ、私は、FPGAの多くを持っている専門家として考えて自分自身を私が言うのフィールドが、ときに来てそれが、私は）私の合計初心者（again. ..ああ、サイズ：P

さて、私の質問はそれは簡単です（？）

私は、FPGAを設計する。私は言語の一部のHDLについて石膏ビットを、私は側に知っているのFPGAを実用的な、少なくとも...の（理論、少し少なめに...）が私の質問は、実装については、より。簡単に言えば、仮定のアイデア私は考えを（デザイン）とのをFPGAでそれをしたいの実装（せザイリンクスと仮定だが、スパルタは...それは他のことができるが、今のところ、私に集中されますように）。

どのようなツール）がない..私が必要（softwares.？

シミュレーションですが、シンプルなツールは、ビットストリームを私が取るからデザインエントリ生成を介して渡すと、は、P＆Rの...？何のISEについてザイリンクス？やツールを行うには無数の私は必要ですか？

必要に応じて複数存在するツールは、どのような（行う必要がある私は、デザインエントリ、シミュレータ、シンセサイザー、...).まあ、それは問題がprefferencesです個人的にも尋ね...（まだザイリンクス念頭に置いて）

の進歩のおかげで多くの...

 

[eternal_nan]

ザイリンクスのISEは、ビットストリームのFPGAに取ることができるHDLの場合から、あなたが）する場合によい選択のために必要な（ModelSimは音シミュレータも。これに加えて、ISEの合成ツールは同様ですFPGAの利用できないような、他の市販の合成ツールは、クロックので、もしお持ちの大規模なデザインやしたい非常に高速なシンプリシティシンプリシティを取得したい場合は、可能¥性があります。

 

[edavio]

ISEはシミュレーションのHDL場合を除いて行うことができますのすべてのものを。代替する場合よりそれはあなたの初めてアルテラは、使用するFPGAは、。アルテラのSWは使いやすくてシミュレータが含まれます。
基本的に、ModelSimを のことができるのISE処理のFPGAを使用して

1。デザインエントリー：ISEの
2。HDLのシミュレーション：ModelSimの
3。合成：ISEの
4。イスとルート：伊勢
5。世代をconfigファイル：ISEの

もっと強力なツールチェーン：

1。デザインエントリー：メンターFPGAdvantager
2。HDLのシミュレーション：ModelSimの
3。の合成：プロシンプリシティ
4。イスとルート：伊勢
5。世代をconfigファイル：ISEの

 

[bibo1978]

私は予¥算と信じてそれが依存するすべての場合は、"自由があります使用するのISE WebPACK"とXSTを含むザイリンクス合成ツールが、FPGAをXilinx社のすべてのサポートしていないする場合は、取得またはインターネットの一部を上の場合があります試しても参照してくださいシミュレータを無料任意のシミュレータの評価ライセンス、しかし、もしあなたのデザインに役立つではない複雑さシミュレータ、これらの。あなたはシミュレータをレベルが高い別のあるしになる。
メンターグラフィックスFPGAdvは高価は非常には、"実際にそれをする必要はないない私が"今が好き

注意ください。プロジェクトだけ"FPGAとになるカスタムの"とあなたが必要起動いくつかの先に行くな場合は、デザインの前に

 

[Guest]

[No message]

 

[Guest]

おかげですべて...

どのようなエントリに関する設計ActiveHDLか？私はインターフェイスを聞いた集中設計フローをシンプルな全体に統合されます。

誰もがActiveHDLを使用？

 

[fangll]

私が話してすべてのFPGAツールを上記の使用している、activeHDL iは簡単に1つの初心者最もはと思います。

 

[Guest]

ビッグボーイは、書き込み：

おかげですべて...何ActiveHDLデザインエントリのでしょうか？
私はそれが簡単に集中インターフェイス全体の設計フローを統合すると聞きました。誰もがActiveHDLを使用？

 

[Guest]

これはプログラムですにHDLを使用してアクティブに簡単にコードをシミュレートするVHDLのベースがアクティブにsynthetiseしない場合は、ISE Synplifyソ¥フトウェアまたはシンプリシティ必要が別のプログラムが好きです。
これは、コードです良いスタートを編集および：それは機能¥を持って工科大-完全aoutとインデントは、デルファイの完全色のように（Visual Studioが）などしかし、それは機能¥ですすべての化粧品。私が編集することが好きです。私はHDLをお勧めするアクティブ編集シミュレーションと馴染み、よりなる場合は、ISEに行く。

 

[Guest]

したがって、次の組み合わせが選択良いということか。

Active - HDLは設計するための
ModelSimのシミュレーション
Synplifyソ¥フトウェア合成のための
）の生成（ISEのビットストリームANSをネイティブツールを用P＆Rと

が、私はソ¥フトウェア推測異なるIを介していないファイルをエクスポート本当にある選択肢を/インポートする方法を学ぶ...

することができますModelSimは）研究をシミュレートでさまざまなレベル（HDLの、ポストsynthesys、ポストのP＆？

 

[jelydonut]

あなたは基本的に..ダウンして、それを..を除いて、このツールと同じ基本的には、必要に応じModelSimのだと思うのAldec社とと..がAldec社sortaのは最悪のシミュレーションをエントリの両方のハンドルデザイン、デザインエントリは実際には..必要エディタをそのほとんどのシミュレーションツールが組み込まれている（Aldec社とモデル..ください）

..シミュレーションとして背面にタイミングをバックanotatingはい、..自衛隊。行うことができますそれをとModelSimの使用してネットリストファイルとイム確認Aldec社はまた、..それをしない

jelydonut

 

[ashishjindal76]

こんにちは

uがベンダキットから開発購入、彼らが与えるuは支援ツールはまた、rを起動するのに十¥分。これらのツールは機能¥が制限された。uは要件ができますウルとして1も使用する他のツールを。HDLでする必要があります完全なデザインをどのような書き込みuのプログラムをuは必要がウルコンパイルれますfisrlyコンパイラhdlに。次にuがフォーム波形が必要で、プログラムのウルの出力を見ることができるシミュレータをuが。uをするときして満足してウルさんはそれuがしたいnをその設計impliment uはそのために行われるようにしてする方法がどこで生成する接続FPGAを指示ネットツールを必要と合成。uの後ウルそのためにプログラムがさ合成クロックは周波数の後で動作設計をウル最適化することができます制約をタイミングいくつかにuが必要エディタを必要とするタイミングcontraintの。uはまた、配置するのに必要なデザインピンのツールを、どこFPGAをそれをウルができますかの場所かで。とuで終了ネットの入力として必要しなければならないツールを、タイミング制約およびピンの制約とFPGAを持つプログラム行くことがビットストリームの能¥力を入力に変換します。そして最後にuがデザインを確認ウル必要が物理的にすることができますとuアップロードツールをすることができますFPGAのウルプログラムを。これはimplimentedプロセスの完了するデザイン。私は、FPGAはザイリンクスのです使用して、彼らはISEソ¥フトウェア名のツールでこれらのバンドルを完全にして提供する。このバンドルを使用する利点は、ツールが、それは非常に安いと比較してinduvidualツールと第二の切り替えprotability簡単です非常にしていますのクリック数とだけcumborsomeになるファイルをすることができますことなく、さまざまなremebering。しかし、これらのツールは何を提供し、また彼らの制限をいくつかの持って私たちは予¥算とウルの要件にして依存して貿易をオフにする。これは米ですが完全にはっきりと最適な画像ができます私が提供する残りは米国に依存する

について
であるAshish