による技術のスケーリング削減

[eexuke]

各位、
ダウンした場合にスケーリングされます技術は、設計のための同じ方法についての力の削減？
たとえば、0.35と0.13で同じデザイン技術は、0.13/0.35しないには意味削減されてもいる力は？のダウン技術は、拡大縮小さ時消費電力の削減ルールは何一般的ですか？

多くのありがとう！

 

[Guest]

[No message]

 

[hoangthanhtung]

ご参照の設計と解析、texk帳の教授ソ¥ンモカンCMOSアナログ集積回路"

 

[archillios]

私はデザインと同じだと思って、我々はによって比率を推定消費電力削減することができます
*広場（vdd1/vdd2）（C1/C2）
C1/C1の幅行でできることが推定。

総推定

 

[eexuke]

hoangthanhtungは書き込み：

ご参照教授ソ¥ンモカンCMOSアナログ集積回路、設計と解析のtexkの本を"

 

[Guest]

archilliosは書き込み：

私は同じデザインで考える、我々は、電力削減率を推定することができます

（vdd1/vdd2）*広場（C1/C2）

C1/C1は線の幅で推定することができます。総推定