どのように1サイクルロックをDLLにする

P

paulinesean

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私はDLLをVCDLているデザインの伝統が
ライン遅延制御が構¥成されてのPD、チャージポンプと電圧
、私は形成からVCDLに異なるかかるエッジを遅延
異なる遅延クロック。ただし、DLLは、サイクル2またはことができるロック1
以上。生成された異なる遅延クロックがされていません
私が予¥想される場合以上2 DLLのロックにサイクル。ロックがあれだけのDLL作成方法は、することができます
サイクルに1?

 
ご報告この参照する。問題があなたの、について説明がある

"すべてのアナログマルチは、遅滞高性能¥ロックジッタ動作と低域のループを使用して複製の遅延ラインを広い"

泳三ムーンは、崔Jongsang; Kyeonghoイ;ドク均の鄭;ミン奎金;
ソ¥リッドステート回路、ジャーナルのIEEE、ボリューム:35号:3 2000年3月
ページ:377〜384

 

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