どのように影響を与えるの利得のPLLのVCOのジッタ？

[xihuwang]

こんにちは：

私のPLLの設計では、 VCOの'
s は負荷キャップを得るためのより大きい小さい
通常（
高 を使用して、トランジスタのゲートモス） 。
そのためには、私の質問はひどいのVCOの低利得が増加されます
相出力とリファレンス
の間 、出力ジッタを
オフセット ？

 

[news]

<a href="http://www.komputerswiat.pl/nowosci/sprzet/2010/22/hp-mini-210-3g---czy-gra-jest-warta-swieczki.aspx"> <img align="left" src="http://www.komputerswiat.pl/media/1188215/hpmini-210-zajawka.jpg" /></a> Oto kolejny netbook za złotówkę, który już od dziś można kupować u jednego z operatorów komórkowych. Czy sprzęt jest jednak wart uwagi?<img width='1' height='1' src='http://rss.feedsportal.com/c/32559/f/491281/s/add25b9/mf.gif' border='0'/>

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[Guest]

[No message]

 

[saro_k_82]

タイプ2のPLLは、静的な段階には影響しません少しオフセットして
、 出力ジッタを低減します。静的位相オフセットPFDと現在のパスの不整合のためにのみ作成され
、 CPのミスマッチを切り替え。の制御電圧は
、 出力にスプリアス
、 これらのリファレンスの負荷を低減するために必要な小さなジャンプごとに基準期間と低KVCO経験します。後には
、 同調範囲の要件を満たす一般的なKVCOでは
、 可能¥な限り低くする必要があります。