どのようにタイミングをすることができますFIFOの私が改善できるか？

[ackqin]

私はラムとしてのFIFO、ブロック内部での利用SPARTANIIIタイミングは以下の通りです詳細をすることができます要件を、私の満足しない：
私は速度を必要と125MHzのRAMのデータが100MHzのことについては実装のみ、どのように速度をすることができます私が向上する。

おかげで、ackqinタイミング制約：TS_lclk =ピリオドのTIMEGRP"lclk"7.5 nsの高の50％;

20913アイテムが検出分析し、63のタイミングエラーが。（63のセットアップエラー、0ホールドエラー）
最小期間は9.989nsです。
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スラック：- 2.489ns（要件- （データパス-クロックパス不確実性をスキュー ））
ソ¥ース：xmt_scheduler/addq_fifo/addq_fifo/B8.B（RAM）の
目的地：xmt_scheduler/addq_fifo/addq_dout_6（ファカルティフェロー）
要件：7.500ns
データパス遅延：ロジック= 3 9.970ns（レベル）
クロックパススキュー：- 0.019ns
ソ¥ースクロックは：lclk_BUFGP 0.000nsで上昇
目的地のクロック：lclk_BUFGP 7.500nsで上昇
時計の不確かさ：0.000ns
タイミング改善ウィザード
データパス：xmt_scheduler/addq_fifo/addq_dout_6にxmt_scheduler/addq_fifo/addq_fifo/B8.B
遅延型の遅延（ns）の論理リソ¥ース（秒）
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Tbcko 2.394 xmt_scheduler/addq_fifo/addq_fifo/B8.B
xmt_scheduler/addq_fifo/addq_fifo/N942ネット（ファンアウト= 1）3.044
Tif5 0.796 xmt_scheduler/addq_fifo/addq_fifo/BU197
xmt_scheduler/addq_fifo/addq_fifo/BU203
xmt_scheduler/addq_fifo/addq_fifo/N8868ネット（ファンアウト= 1）0.000
Tif6y 0.342 xmt_scheduler/addq_fifo/addq_fifo/BU216
addq_fifoネット（ファンアウト= 1 xmt_scheduler /）0.358 / addq_dout_ <6>
ティロ0.551 xmt_scheduler/addq_fifo/_n0025 <6> 9
CHOICE1368ネット（ファンアウト= 1）1.459
Tsrck 1.026 xmt_scheduler/addq_fifo/addq_dout_6
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合計9.970ns（5.109nsロジック、4.861nsルート）
（51.2％ロジック、48.8％ルート）

 

[echo47]

場合、使用している場合は教えて私たちを正確にチップが使用すると、デザインをあなたの見る私たちを、多分誰かが良いことができます役立ちます。

"データパス遅延：9.970ns（レベルロジック= 3）" -それは論理だ唯一の3つのレベルが遅い。たぶんあなたのレイアウトがルートを持って不規則に長い。

 

[ackqin]

echo47、感謝します。
私は、FPGAを使用xc3s400は-4、私はこのFIFOを使用してのみ、すべての信号は、FPGAはインチ
このFIFOはデータを保存私、私は必要な私は、読み取りアウト。ので、私はしたいか、データがFIFOの速度を知りたいので、私はできない満たす要件を125MHzの私のfifoのですが、任意のブラウザからアウトを行うデータ速くする方法は。

 

[Guest]

[No message]

 

[echo47]

は、FPGAの設計することができますFIFOので簡単に行く125どこMHzをするので、非効率とは、おそらく。それはデザインだすべて見ることなく言って私はすることができます。

coregen場合がある場合は、FIFOを作ってそれを試して使用します。あなたは運が良いことがありますがあります。