どのようにコードのVHDLからレイアウトを入手できますか?

M

mazelk

Guest
こんにちは....

私は)等のPC、て行わVHDLのコードをマイクロプロセッサモジュール(ALUの、registres。また、私はICをメンターの基本的なゲートを行っているのレイアウト(も、NAND型、EXOR論理ではなく、適用する)。

どのようにICをすることができますメンター使用して、microprocesorの私はこのレイアウトを入手できますか???

事前のおかげで....

 
mazelkは書き込み:私は、マイクロプロセッサモジュール(ALUの、registres、パソ¥コンなど)のVHDLコードを行っている。
また、私はレイアウトの基本的なゲート(も、NAND型、EXOR論理ではなく、)、メンターICを適用してきました。どのように私は、メンターICを使用してこのmicroprocesorのレイアウトを取得できますか??
 
コーディングする場合のRTLをお持ちのこと。あなたはネット依存ライブラリ得た必要がありますか合成をする。
クリックして、"入手マッピングする"ことができますすればよいの最後の研究はP&、
完全なレイアウト。

ファウンドリとしてのFlyankhによると、すべての提供されてライブラリ

 
のICメンター細胞私はレイアウトの意味、もし私は、ある基本的なゲート)は論理和(XORが好きではなく、NAND型も、どのようにfloorplanerできない私が手に完全なレイアウトを(私はpolysiliceで図面を取得するレイアウトするには、拡散、金属、連絡先、等)。私はすべてのRTLコードでのVHDL。

誰もが知っているか?

 
こんにちはmazelk

なぜ細胞であるあなたが使用して、そう主張してレイアウトを?スタンダードあなたよりも悪いていない場合:)

flyankh

 
そこに、多くの異なる方法にレイアウトを完成したら、すでに何ですウルを取るには、業界、しかし、thasはmazelkのような人いない時から行われますが、風なので、行われている"しない彼に言う"彼を助ける、あなたのレイアウトにしなければならないのパフォーマンスを得る良いの方法を学ぶ

 
お持ちの場合はVHDLおよび自分でスタンダードセルを構¥築eithe場合は、合成からの標準セルが依存して、一部のベンダーsysnopsysをしてから、、レイアウトを得る最終的な

 
それは私には興味深いものです-私はデジタルしない。(実際には、私は、と思う間違っては、フォーラムが誰も気!)

VHDLのですから概要をルーティングできます標準セルのレイアウトを言うができますか?

私は無料のプログラムと呼ばれ、VHDLの電気構¥造ののから細胞経路を標準チャネルができます使用される構¥造にVHDLを変換する行動することはできません。おなじみのそれらのない場合、構¥造は、図には似て- nand2のイナnand1の接続OUTに。便利ですが、偉大なわけではないのでとにかく、回路図を抱えているに費やす日全体。私はルートをのマシンを書く私の状態にする行動、チャネルinvは、また、NAND型コンパイルし、簡単なセットの本接続すること、次に等okです。

誰もが流れを使用して、この?具体的に記入してください、私は行われていたそれはどのように参照してくださいご希望の例について可能¥であれば、聞くか。

ありがとう!

 
、興味深いトピック

私はチップだ信号が混在私の使用中にVHDLと、現在のレイアウトになるビットを。この手順を実行しない場合があるすべての情報を又はチュートリアルのいずれかメンターのIC駅にどのようにアンサンブルシリコン?

ご挨拶、
スティーブ

 

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