virtex4 DDR2 SDRAM用MIGデザインを使用する

[yasamin]

こんにちは、私は設計エンジニアである、私はvirtex4 DDR2（ミクロン）のためのMIGデザインを使用する場合、ザイリンクスはそのMIGコントローラを提供する、私はMIG v1.72をインストールし、データ幅8に、DDR2 SDRAMコントローラを生成し、その提供されるテストでベンチでは（私はDCMとテストベンチを備えたコントローラを使用する。私は模擬のModelSim SE6.0aとデザインは、"INIT_DONE"信号がアクティブにしないとき。初期化シーケンスが（それに応じてザイリンクスのXAPP702に）行われます。キャリブレーション手順が開始あるトレーニングパターン、連続して振動（1010〜）pattern.Theコントローラがメモリから連続読み出しを実行するには。しかし、それは完了しないしないでください!!!!! pattern_compare8モジュールの用量は、"COMP_DONE"信号（この信号をアサートしませんので）常にLowです。コントローラがハングアップしたように思われるかDQのキャリブレーションにはまり込む。助けてください。

 

[yx.yang]

多分、RTL SIMが行う"DQの校正"を行うために使用されるLUTのための遅延はありません。ので、DQS信号は、右の点に遅延していません。私は思う。

 

[FvM]

私は、ザイリンクスのコアに慣れていないんだけど、私はキャリブレーションが受け入れるか、または失敗のいずれかで時々終了することが期待されます。これは他のベンダーのコアを持つ少なくともケースです。コアのマニュアルでは、これらの事を明記してください。それはあなたが単に十分な時間待機していない場合、可能性がある、DDR2のキャリブレーションは、通常のシミュレーションの時間スケールに関連して、非常に時間のかかる操作です。キャリブレーションがシミュレートされている間は、コーヒーのための時間を（少なくとも一つ）がある。一部のコアのシミュレーションで、単一のビットにキャリブレーションを減らすためのオプションを持っている、それはまだ時間がかかります。

 

[yasamin]

私はvirtex4用MIGデザインを使用する DDR1 （ミクロン）の前に。ときに私はModelSim SE6.0aでシミュレーションされたデザインは、それはOKだったし、何か問題があった。しかし、コントローラがハングしたようにまたはDDR2のDQのキャリブレーションに陥る。私は、シミュレーションのための400たちを待ちます。コアマニュアルのキャリブレーション時間は約250usであることを示すので、それは十分な長さです。

 

[venkatesankalidass]

yasaminこんにちは、私はまた同じを持っていますが、Virtex - 5で、問題はメモリのコード（ミクロンメモリコア）ではないので、ヒノキのメモリーあなたと同じ手順を試して心配しないでMIGでgenearted RTLでの問題はもうないです。信号を取得し、それ以上dobut私09943589300に関してvenkatesan呼び出す必要があります

 

[yasamin]

こんにちは私はあなたの提案したソリューションを理解していない！：？：ModelSimと私は唯一のシミュレーションされたデザイン（ハードウェアなしで）。私は唯一のMIGによって生成されたメモリモデルを使用するためこのようにヒノキのメモリとミクロンメモリの間の任意の異なるが、あります。 DDR2を使用して問題を解決されている？あなたはより多くの私のガイドすることはできますか？よろしくてくれてありがとう