VHDL ==> Verilogコード（Verilogを学習したい、現在使用されてVH

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Guest
こんにちはみんなは、いずれかのverilogはVHDLからどのように異なっている私に言うことができる。私は静かにしばらくの間、VHDLを使用していると、今私は、Verilogを学習したい。彼らは、diffまたは私のVHDLの理解が学ぶために役立つだろうば完全です....私はそれについてウル意見をお知らせ..おかげでタマ
 
こんにちは、これは、Verilogを学習することが容易なときにウルVHDLに精通して、diffは、b / wで、それらの両方または、コンパイルされた方法が唯一です。
 
ウル返信用のHi satyakumar thnx ...私はあなたがそれらがコンパイルされている両方の方法は何を意味している得るcouldntの。私はWHTがここで差分であることを意味.. uは、ビットを説明できますか...おかげでタマ
 
実は男こんにちはuはVHDLを知っていれば、、uはVerilogを学ぶことができますが、ビットの闘争を通じて.....コーディング部分を忘れて....構文を除いて...彼らはほぼ同じになる...しかし、私は観察していたものを一つのことは、それがbeaviouralモードで書かれているVerilogコードを合成することが困難であること...それはVHDLで容易である一方です。
 
VHDLは、非常に型付けされた言語です.... VerilogのはCに基づいているのに対し、...あなたは、その実際にはるかに簡単にVHDLよりもCを知っていれば...習得へ
 
二冊の本、VHDL用とVerilogの用の別のを見つけるを拾う。あなたが英語とフランス語の間に別の何質問をするように見える
 
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