VHDL：私は、1Hzのクロ​​ックサイクルを生成するヘルプ

[karansinghdx]

誰もが100MhzのデフォルトのクロックサイクルでVHDLから1Hzの周波数のクロックジェネレータを生成するために私のコードを提供できます。てください。

 

[vipinlal]

[コード]エンティティdigi_clkは、ポート（：; CLKトライステートに：CLK1からトライステート）;であるエンドdigi_clk、digi_clkの行動アーキテクチャでは、信号のカウントです：;：トライステート：= '0'; - CLK生成：整数信号clk = 1。 100 MHzのクロ​​ックでは、これは1 Hzのクロ​​ックを生成します。プロセス（CLK1）は、カウント（clk1'eventとCLK1 = '1'）場合始める