VHDL：文を生成するための問題点

[darshkamal]

私は、エラーを導入し、このコードました：[シンタックス= VHDL] - 信号の宣言は次のとおりです。信号real_int、imag_int：mat3x8、信号i：int_1、信号J：ufixed（0 '1 9） - データ·タイプは次のとおりです次のように定義されます。タイプmy_array5はsfixedの配列（0〜7）（-8 '1 7）である。型mat3x8はmy_array5の配列（1〜3）です。 - エラーは、次の行にあります。outer1：2のために3生成 - outer2最初のステージの後の段階：B 0〜（8 /（2 ** 1）-1）を生成するには - bは我々が今J8であることを基を示す） - N3 = 8それはだから8点FFTポートマップ（x_real => real_int（a-1）（I + K）、x_imag => imag_int（a-1）（I + K）、y_real => real_int（A-1、I + K + 2 **（A-1））、y_imag => imag_int（A-1、I + K +2 **（A-1））、N => 1、K => ufixed（j）は、z1_real => real_int （I + K）、z1_imag => imag_int（1、I + K）、z2_real => real_int（1、I + K +2 **（A-1））、z2_imag => imag_int（I + K +2 **（A-1）））; J

 

[barry]

私はこの問題は、あなたがouter2の宣言で ""（2 **）を使用していることであり、それが許可されて、私がいないあなたは、定数が必要だと思うと思います。

 

[permute]

"i"は一定ではありません

 

[hairo]

はい、変数iは、インスタンスで使用される定数ではありません。変数iは、私に従って変化しています

 

[barry]

それを行う最も簡単なことかも（必ずしも右）の方法は、合成が使用されていないものを切り落とすletしてすべてのブロックを生成するようになり、とな​​ります。あなたが特定のブロックの出力を接続しない言い換えれば、それらは排除されるでしょう。