VHDLデザイン用のテストベンチ

[dkassen]

こんにちは、私は私の設計のためのテストベンチを構築する最良の方法を考え出すことに取り組んでいると思っていたものを、テストベンチまたは単にテキストを埋め込まれている準VHDLテストベンチを構築するために本当のVHDLを使用しての能力/消費電力の違いブロック。埋め込まれたテキストブロックの例（実際に使用され、動作します）：[構文= VHDL] clock_gen：プロセスはCLK_INを開始

 

[barry]

あなたは "埋め込まれたテキストブロック"と "準VHDLの"とはどういう意味ですか？あなたは何を示されたことはVHDLの "本物"です。あなたは、合成可能なVHDLを混乱させていますか？あなたの "待ち"の文を懸念している？これらは、テストベンチ（ただし合成されません）には完全に有効です。しかし、それはまだVHDLです。

 

[dkassen]

私は、メンター·グラフィックスのHDLデザイナを使用しています。これは、VHDLデザインを作成するためのグラフィカルな方法である。あなたがテストベンチを作るためにできることの一つは、単に通常のVHDLコード（無ポートリスト、無実体文か何か）の制約に従わないテキストフ​​ァイルです "組み込みブロック"と呼ばれるものを追加することです、故に名前 "準VHDL '。あなたも、信号を宣言する必要はありません。私は上記の投稿た事は、私のデザインへの刺激ではなく、デザインそのものとして使用している実際のファイルです。繰り返しますが、このファイルは、単に刺激はなく、VHDLデザインである - それは唯一のModelSimでの事実上のコードをテストするために使用されているとして、それは、合成する必要はありません。私は疑問を抱いたのは、このような刺激、そして伝統的なVHDLのアーキテクチャ非エンティティ形式に従う他のテストベンチファイルの差です。これ以外の方法を使用する利点はありますか？

 

[dkassen]

ネヴァーマインド。私はそれについての私の師匠と話していた。あなたが言ったようにVHDLは必ずしも、合成可能である必要はないということを学びました。