VHDLテストベンチ：どのように1kHzのテストベンチのクロックを作成する

[jerryt]

私は、テストベンチに関するもう一つ質問があります。私はどのように私はclk_periodがとして1kHzのクロ​​ックを達成するために以下のようにすべきかを計算するのですか？1kHzのクロ​​ックを使用していたことを宣言した場合デフォルトでは、ISEツールは、1USでテストベンチを作成します。また、彼らはクロック周期を言うとき、私は完全なクロックサイクルを参照し、クロックサイクルを持っているされていないと仮定しています。それは本当ですか？私はeveryonesの助けを本当に感謝しています。ありがとう！ -------------------------------------------------- -------------------------------------------------時計期間の定義定数clk_period：時間：= 1私たち、 - クロックプロセス定義clk_process：プロセスは、CLKを開始

 

[TrickyDicky]

あなたは、電卓を使用しています。 1 /（F MHz）のマイクロ=クロック周期。ちなみに、あなたが示すコードは、1MHzのクロ​​ックではなく、1 kHzです。

 

[alexan_e]

周波数の周期が1私たちの周波数（0.000001秒）周期が1kHzの場合1/0.000001sec = 1000000 = 1MHzです1/periodされている期間の周波数1/frequencyされて1/1000Hz = 0.001秒の期間を必要とする= 1msのは、また、期間の定義については、これをチェック[URL = http://www.cs.umd.edu/class/sum2003/cmsc311/Notes/Overall/clock.html]クロックは何ですか？[/URL]アレックス