VHDLコードのエラーは、それを確認してください？

[abhineet22]

このコードを実行した後にエラーが悪い同期の説明です..........いずれかの私を助けることができる.... ; rd_wr inoutのstd_logic_vector（7 downto 0）：：ライブラリのIEEE;使用IEEE.std_logic_1164.all;使用IEEE.std_logic_arith.all;使用IEEE.std_logic_unsigned.allエンティティアキュムレータはポート（データですstd_logicで、 - は0 =読み取り、 1は、ライトクロック=：std_logicで、リセットを：std_logicで）最後のアキュムレータを、アキュムレータのアーキテクチャRTLは信号temp_data_inです：;信号temp_data_out std_logic_vector（7 downto 0）：std_logic_vector（7 downto 0）;コンポーネントbyte_registerはポート番号です（リセット：中std_logic;有効にする：std_logicで、時計は：std_logicで、Datain：std_logic_vector（7 downto 0）; Dataout：アウトstd_logic_vector（7 downto 0））;エンドコンポーネント、aCCの開始：byte_registerポートマップ（リセット、rd_wr、クロック、temp_data_in 、temp_data_out）;プロセスは、（クロック、リセット）を開始する場合はclock'eventおよびクロック= '1'とreset = '0'している場合rd_wr = '0'、データ

 

[sesl33]

[引用符は= abhineet22]プロセス（クロック、リセット）を開始する場合はclock'eventおよびクロック= '1'とreset = '0'している場合rd_wr = '0'、データ

 

[zcg]

"もしclock'event、クロック= '1'、リセット= '0'し、"これは何？何がな回路のあなたはそれが合成されることを期待ですか？

 

[koppolu1981]

uは同じアーキテクチャの構造コードと行動規範こん棒ているためこんにちはabhineet、エラーになります。行動コードを取得し、別のモジュール（エンティティ）と同じように書いてみてください。次にbyte_registerモジュールとうまくいくと構造モデルを使用してこのモジュールを接続して.....

 

[bajahaya]

たぶんこれは1つの解決策READ_WRITEにできる：プロセス（クロック、リセット）を開始する場合、リセット= '1'temp_data_out '0'）; elsifのrising_edge（CLK）をしてrd_wr = '0'、データをする場合