VHDLの

L

Leon_Lee

Guest
こんにちは、みんな

私が検証男性のVHDLの新鮮なよ。
誰でもがNClaunchケイデンスかの名前にアクセスする内部の階層に私をどうやって？

私は試した信号スパイ'ModelSimで、それがうまく機能¥します。ちょうど何とケイデンスでした内部にアクセスする方法を知らないの信号をの構¥文は、です。

<img src=¥"http://www.edaboard.com/images/smiles/icon_cry.gif¥" alt=¥"クライングまたは非常に悲しい¥" border=¥"0¥" />ところで、ModelSimで"マニュアルには言うでは、"階層順を参照する内部信号、質問がある場合で信号を定義するに訴えるグローバルパッケージの階層ブロックそれらの信号を活用するし、と？

でしたかの例を与えるか？感謝

 
（ではVerilogドット）信号またはピン階層的に使用するアクセスできます。トップという名前のデザインのためにレベルの例;場合は、トップが子供の名前はブロックの子と子線ていたという線は、このようなトップ上の配線から取得。

top.child.wire

似たようなアプローチは、VHDLのために働く必要があります。

 
rakkoは書き込み：

Verilogのドット（のは）階層ピンまたは信号へのアクセスに使用されます。
あなたはトップレベルのデザインを、トップの名前がある場合たとえば、子供の名前はブロックの子と子の線は線の名前ていた場合は、このようにページの上部から配線を得る。top.child.wire似たようなアプローチは、VHDLのために働く必要があります。
 
Leon_Leeは書き込み：ありがとうが、VHDLのような階層的な表¥記へのアクセスをサポートしていません。

それが、私はいくつかの特別なパッケージを必要とする必要がありますと思いますが...
 
aji_vlsiは書き込み：Leon_Leeは書き込み：ありがとうが、VHDLのような階層的な表¥記へのアクセスをサポートしていません。

それが、私はいくつかの特別なパッケージを必要とする必要がありますと思いますが...
 
Leon_Leeは書き込み：私は、パラメータを'verbose'が設定しようとしたの'false'、それはまだ表¥示されます。

ログファイルは混乱に見えます。
<img src=¥"http://www.edaboard.com/images/smiles/icon_cry.gif¥" alt=¥"クライングまたは非常に悲しい¥" border=¥"0¥" />
 
aji_vlsiは書き込み：Leon_Leeは書き込み：私は、パラメータを'verbose'が設定しようとしたの'false'、それはまだ表¥示されます。

ログファイルは混乱に見えます。
<img src=¥"http://www.edaboard.com/images/smiles/icon_cry.gif¥" alt=¥"クライングまたは非常に悲しい¥" border=¥"0¥" />
 
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