VHDLの

[swgchlry]

私のデザインはでwiroteですVHDLの、SOCの出会いは、ファイルを読んでVerilogのゲートネットリスト。
合成後、Synopsys社のDC形式Verilogの両方のVHDLおよびネットリストをすることができます生成ゲートレベル。しかし、私は、レベルのシミュレーションをでVHDLゲートレイアウトしたいか、ポストネットが可能¥ですが？ファイルか自衛隊のネットレベルのゲートファイルの可能¥性も注釈にVHDL？

 

[Guest]

[No message]

 

[chen_hongbin]

私は質問を持って同じです。することができます誰かがそれに答える？

 

[jtbaron]

uは、フォーマットをすることができますでモジュール書くVerilogおよびテストベンチレベルのデバイスとでトップ。