VHDLの質問は、誰かが私を助けることができる

[derrick_chi]

私はまさにこのステートマシンの設計が間違っているかを知る必要があります。私は見てみるとこの1つで私を助けてくれる人が必要。エンティティTest1_Moduleはされているポート（clk_count：STD_LOGIC_VECTOR（7 DOWNTO 0）; INPUT_DELAYED finished1は、RST、CLK、INPUT_SIGNAL1：STD_LOGICで、ld_output、up_down行わ、ld_accs、clr_count、SEL1側cnt_cntrl：売り切れSTD_LOGIC; max_sc：OUTは整数の範囲は0〜256）;エンドTest1_Module;アーキテクチャTest1_Moduleの行動タイプの状態は、（state3、state4）state0、状態1、ステート2です。信号pr_stateは、nx_state：状態、（clkが、リゾート）（リゾート場合= '1を開始'処理を開始）は、pr_state

 

[lambtron]

に関するいくつかのコメントをコードに[/u]のをが入れてどのように他の人はあなたのステートマシンを使用して実行しようとしていることのいくつかのアイデアを得ることができるので、？

 

[bansalr]

これは、いくつかのコメントを書いたりすることをお勧めします。いくつかの観察。 1。状態2の状態では3は状態transition.Isが正しいかどうかチェックされます終えた。すべての状態は、シングルサイクルであるご安心ください。 2。出力はcombinationally駆動されます。

 

[dcreddy1980]

[= derrick_chiの引用]私は、まさにこのステートマシンの設計が間違っているかを知る必要があります。私は見てみるとこの1つで私を助けてくれる人が必要。エンティティTest1_Moduleはされているポート（clk_count：STD_LOGIC_VECTOR（7 DOWNTO 0）; INPUT_DELAYED finished1は、RST、CLK、INPUT_SIGNAL1：STD_LOGICで、ld_output、up_down行わ、ld_accs、clr_count、SEL1側cnt_cntrl：売り切れSTD_LOGIC; max_sc：OUTは整数の範囲は0〜256）;エンドTest1_Module;アーキテクチャTest1_Moduleの行動タイプの状態は、（state3、state4）state0、状態1、ステート2です。信号pr_stateは、nx_state：状態、（clkが、リゾート）（リゾート場合= '1を開始'処理を開始）は、pr_state