VHDLの質問、何な作業ですよりこのアーキテクチャでは

[TekUT]

私はあなたのために私の学習簡単にVHDLのは、必要があります質問があります私のことが、私はヒントを必要とするいくつかのテーマにするつもり。今では私はインターフェイス（コードしたの行には、または4することができるコードをより良いと言う私の好きなVHDLの）に行う運転74HC595を登録トラフ：

1。SSCLR
2。SSDAT
3。SSCLK
4。SSSTR

SSCLRは登録74HC595内部オフになりますが使用される
SSDATは、行のデータを使用として、私はトグルクロックごとに置く1つのビットをした
シフトはレジスタ74HC595のSSCLKクロックの内部
SSSTRストローブ、出力の内部レジスタからデータを読み込むに使用する

で、今はマイクロコントローラのタスクを、すべてのだやって、私の手順をロジック専用の同じ谷を好きに行う回路の論理フラックスの観点から、ビュー、この実装するために私がした：

コード：データワード= 1;

（

 

[Guest]

[No message]

 

[saikat]

ちょうど目的のステートマシンのために、この単純な使用します。最初の分周器、適切なクロック（計算をしてタイミング要件を設計、ステートマシンを使用する！）同じことをするために実装。

 

[TekUT]

@ saikat

返信に感謝が、何の使用、プロセスの可能¥性について考えているあなた？

MHzの周波数を約1最大使用私がしたアプローチFSMの。私は今実装されますタイプのこれも試してください。

感謝
Powermos

 

[saikat]

あなたはクロックを使用してプロセスのブロック内でいるために実装機の状態。また、FSMを有効にして使用してアクティブに信号を。信号をオン、各クロックエッジ（立ち上がりまたは立ち下がり）を有効にそれがチェックされます、そして、もしそれがアサートされると、FSMは変換シリアルパラレルに終止符をの今日までにします実行します。有効送信する必要がありますが高データがお持ちの有効な安定。変換シリアルデータ伝送すなわち平行中のコースは、入力データが安定している必要があります。