VHDLの合成の問題-私の数/ Oバウンド超える

[tanzil_dhk]

こんにちは、
私は、レポート用のデバイス固有のコードをVHDLている合成私のi午前使用してザイリンクスと後を超える数の言うI / Oバウンド。私はドンバインド/ Oがある多くのアイデアについて、私。することができます私は何を説明誰が？？とどうすれば減少か？？？

ありがとうございました。

 

[flanix]

IOをする未使用の場合はdelet

 

[ruschi]

私は、FPGAのIOを上と思うのエラーが発生するため、ユーザーのトップレベルの利用STD_LOGICsよりお持ちの他のエンティティがある-もちろん、このデバイスに取り付けることができません。

入力としてシリアル化することをラップする必要があるソ¥リューションあなたが別のエンティティ。
デバイスなどの256ピンを設計する場合があると使用して出力することは、128ビットの入力。代わりに、ビット128でそれの摂餌を一度に単語を転送する4サイクルに32。

私はそれを願って支援
トーマス

 

[Guest]

[No message]

 

[shanmugaveld]

uをする場合ウル、より多くのIOを設計が必要とするデバイスは、FPGAのためにするかを選択高くなります。