VHDLのヘルプのコードのUSBのエラーを私が見つけるCRCの

[rjin]

こんにちは、私は新しいですVHDLの現在コントローラをSIEはのUSBの作業の設計が、私は、一部のCRCです立ち往生します。私はおかげで、エラーをした試みを生成、それを使用してビットのシリアルアプローチを私指摘がdidntの非常に取得のCRCを使用例から"結果は、（iでしたでUSB）"ホワイトペーパー誰plsは。

コード：ライブラリのIEEE;

使用ieee.std_logic_1164.all;エンティティがcrc5です

ポートは（CLKを：トライステートに。

リゾート：トライステートに。

stuffed_data：トライステートに。

out_crc5：アウトstd_logic_vector（4 downto 0））;

最後crc5;crc5のアーキテクチャはcrc5です

信号がcrc5_state：std_logic_vector（4 downto 0）;

始める

プロセス

変数shift_register：std_logic_vector（4 downto 0）;始めるまで待ってclk'EVENTとCLK = '1';crc5_state <は= shift_register;

out_crc5は<=しないcrc5_state;場合リゾート= '1'をshift_register：="11111";

out_crc5 <="11111";ELSEの（4）<crc5_state = crc5_state（3）;

（3）<crc5_state = crc5_state（2）;

（2）<crc5_state = crc5_state（1）のxor stuffed_dataのXOR crc5_state（4）;

（1）<crc5_state = crc5_state（0）;

（0）<= stuffed_data XOR演算crc5_state（4）crc5_state;

shift_register：= crc5_state;エンド場合はtrue。工程;最後crc5;

 

[Guest]

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[zape]

私は、サイトをお勧めしますザイリンクスで検索をします。あるコードをしているアプリケーションノートを自動的にVHDLおよび生成perlスクリプトが。