B
brunokasimin
Guest
こんにちは、
私はハバは、VHDLモジュールは、コードと呼ばれるhello_med1.vhd.The次のとおりです：ライブラリのIEEE;
使用IEEE.std_logic_1164.all;
使用IEEE.numeric_std.all;
ライブラリzpu;
使用zpu.zpupkg.all;
エンティティがHello_Med1です
（一般的な
WORD_SIZE：自然：= 32; - 32ビットデータパス
D_CARE_VALは：トライステート：= '0'; -塗りつぶしの値、私はそれの結果をと良くなった
CLK_FREQ：正：= 50; - 50 MHzのクロック
脊椎動物：正：= 115200; - RS - 232のボーレート
ADDR_W：自然：= 18; - 18ビットのアドレス空間= 256 KBの、128 KBのI / Oを
BRAM_W：自然：= 14）; - 14ビットのRAM容量= 16 KBの
ポート（
clk_i：トライステートで、 - CPUクロック
rst_i：トライステートに; -リセット
rs232_tx_o：アウトトライステート; - UARTの送信
rs232_rx_i：トライステートに）; - UARTのRxの
定数BRD_PB1_I：文字列：="D19"; - SWITCH8 == S2の
定数BRD_CLK1_I：文字列：="AA12"; - 50 MHzのクロック
-定数BRD_CLK1_I：文字列：="AB12"; - 40 MHzのクロック
- UARTは：直接1：01ケーブル
定数BRD_TX_Oは：文字列：="L4は"; - UARTを1（J1）のTXD1 DB9コネクタ2ピン
定数BRD_RX_I：文字列：="L3を"; - UARTを1（J1）のRXD1 DB9コネクタ3ピン
------------
-ピン-
------------
管理ライン属性：文字列を;
IOSTANDARD属性：文字列を;
定数IOSTD：文字列：="のLVTTL";
rst_i属性のLOCを：信号がBRD_PB1_Iです。
rst_iのIOSTANDARD属性：信号がIOSTDです。
clk_i属性のLOCを：信号がBRD_CLK1_Iです。
rs232_tx_o属性のLOCを：信号がBRD_TX_Oです。
rs232_tx_oのIOSTANDARD属性：信号がIOSTDです。
rs232_rx_i属性のLOCを：信号がBRD_RX_Iです。
rs232_rx_iのIOSTANDARD属性：信号がIOSTDです。
エンドエンティティHello_Med1;
アーキテクチャFPGAはHello_Med1です
コンポーネントがZPU_Med1です
（一般的な
WORD_SIZE：自然：= 32; - 32ビットデータパス
D_CARE_VAL：トライステート：='X'は、 -入力値
CLK_FREQ：正：= 50; - 50 MHzのクロック
脊椎動物：正：= 9600; -のRS232ボーレート
ADDR_W：自然：= 18; - 18ビットのアドレス空間= 256 KBの、128 KBのI / Oを
BRAM_W：自然：= 15）; - 15ビットのRAM容量= 32 KBの
ポート（
clk_i：トライステートで、 - CPUクロック
rst_i：トライステートに; -リセット
break_oは：アウトトライステート; -ブレイク実行
dbg_o：アウトzpu_dbgo_t; -デバッグ情報をもっと見る
rs232_tx_o：アウトトライステート; - UARTの送信
rs232_rx_i：トライステートに）; - UARTのRxの
エンドコンポーネントZPU_Med1;
始める
zpu：ZPU_Med1
一般的なマップ（
WORD_SIZE => WORD_SIZE、D_CARE_VAL => D_CARE_VAL、
CLK_FREQ => CLK_FREQ、脊椎動物=>脊椎動物、ADDR_W => ADDR_W、
BRAM_W => BRAM_W）
ポートマップ（
clk_i => clk_i、rst_i => rst_i、rs232_tx_oは=> rs232_tx_o、
rs232_rx_i => rs232_rx_i、dbg_o =>オープン）。
エンドアーキテクチャのFPGA; -エンティティ：Hello_Med1
と呼ばれるZPU_Med1.vhdが含まれて一緒に自分のデザインiをentity.ShouldレベルのトップZPU_Med1.vhd.Nowしたい含まれて私の私の前のVHDLのモジュールを、hello_med1.vhdモジュールをVHDLの他の私がありますか？？ZPU_Med1 hello_med1.vhd私の既に持っているこれはすでにされて私は混乱私から実際に私hello_med1.vhd ..ですかそのZPU_Med1.vhdは、この意味ですか？？
すべてのappreciate.Thxに役立つ私大幅に
よろしくお願いいたします。
ブルーノ
私はハバは、VHDLモジュールは、コードと呼ばれるhello_med1.vhd.The次のとおりです：ライブラリのIEEE;
使用IEEE.std_logic_1164.all;
使用IEEE.numeric_std.all;
ライブラリzpu;
使用zpu.zpupkg.all;
エンティティがHello_Med1です
（一般的な
WORD_SIZE：自然：= 32; - 32ビットデータパス
D_CARE_VALは：トライステート：= '0'; -塗りつぶしの値、私はそれの結果をと良くなった
CLK_FREQ：正：= 50; - 50 MHzのクロック
脊椎動物：正：= 115200; - RS - 232のボーレート
ADDR_W：自然：= 18; - 18ビットのアドレス空間= 256 KBの、128 KBのI / Oを
BRAM_W：自然：= 14）; - 14ビットのRAM容量= 16 KBの
ポート（
clk_i：トライステートで、 - CPUクロック
rst_i：トライステートに; -リセット
rs232_tx_o：アウトトライステート; - UARTの送信
rs232_rx_i：トライステートに）; - UARTのRxの
定数BRD_PB1_I：文字列：="D19"; - SWITCH8 == S2の
定数BRD_CLK1_I：文字列：="AA12"; - 50 MHzのクロック
-定数BRD_CLK1_I：文字列：="AB12"; - 40 MHzのクロック
- UARTは：直接1：01ケーブル
定数BRD_TX_Oは：文字列：="L4は"; - UARTを1（J1）のTXD1 DB9コネクタ2ピン
定数BRD_RX_I：文字列：="L3を"; - UARTを1（J1）のRXD1 DB9コネクタ3ピン
------------
-ピン-
------------
管理ライン属性：文字列を;
IOSTANDARD属性：文字列を;
定数IOSTD：文字列：="のLVTTL";
rst_i属性のLOCを：信号がBRD_PB1_Iです。
rst_iのIOSTANDARD属性：信号がIOSTDです。
clk_i属性のLOCを：信号がBRD_CLK1_Iです。
rs232_tx_o属性のLOCを：信号がBRD_TX_Oです。
rs232_tx_oのIOSTANDARD属性：信号がIOSTDです。
rs232_rx_i属性のLOCを：信号がBRD_RX_Iです。
rs232_rx_iのIOSTANDARD属性：信号がIOSTDです。
エンドエンティティHello_Med1;
アーキテクチャFPGAはHello_Med1です
コンポーネントがZPU_Med1です
（一般的な
WORD_SIZE：自然：= 32; - 32ビットデータパス
D_CARE_VAL：トライステート：='X'は、 -入力値
CLK_FREQ：正：= 50; - 50 MHzのクロック
脊椎動物：正：= 9600; -のRS232ボーレート
ADDR_W：自然：= 18; - 18ビットのアドレス空間= 256 KBの、128 KBのI / Oを
BRAM_W：自然：= 15）; - 15ビットのRAM容量= 32 KBの
ポート（
clk_i：トライステートで、 - CPUクロック
rst_i：トライステートに; -リセット
break_oは：アウトトライステート; -ブレイク実行
dbg_o：アウトzpu_dbgo_t; -デバッグ情報をもっと見る
rs232_tx_o：アウトトライステート; - UARTの送信
rs232_rx_i：トライステートに）; - UARTのRxの
エンドコンポーネントZPU_Med1;
始める
zpu：ZPU_Med1
一般的なマップ（
WORD_SIZE => WORD_SIZE、D_CARE_VAL => D_CARE_VAL、
CLK_FREQ => CLK_FREQ、脊椎動物=>脊椎動物、ADDR_W => ADDR_W、
BRAM_W => BRAM_W）
ポートマップ（
clk_i => clk_i、rst_i => rst_i、rs232_tx_oは=> rs232_tx_o、
rs232_rx_i => rs232_rx_i、dbg_o =>オープン）。
エンドアーキテクチャのFPGA; -エンティティ：Hello_Med1
と呼ばれるZPU_Med1.vhdが含まれて一緒に自分のデザインiをentity.ShouldレベルのトップZPU_Med1.vhd.Nowしたい含まれて私の私の前のVHDLのモジュールを、hello_med1.vhdモジュールをVHDLの他の私がありますか？？ZPU_Med1 hello_med1.vhd私の既に持っているこれはすでにされて私は混乱私から実際に私hello_med1.vhd ..ですかそのZPU_Med1.vhdは、この意味ですか？？
すべてのappreciate.Thxに役立つ私大幅に
よろしくお願いいたします。
ブルーノ