VHDLでwhileループを使用して問題

[jene2in]

こんにちは、VHDLおよびザイリンクスのISEのプログラムの開始時にwhileループを使用して任意の問題があります。私は解析エラーを取得しておく。私が持っているアルゴリズムは、誰もがwhileループに関しての何かを指摘することができれば、私は思っていたWhileループなどで最適に動作します。ここでは、いくつかの行が私のコードをfrmのとおりです。始まるwhileループ - 終了条件 - P（0）= 0の場合場合（（1）= 0、（0）= 0）した場合（P（0）= 1！） - A = 0（MOD 4）AUは、m => M、F => U2） - MQRTR成分uを使用し

 

[FvM]

コー​​ドがすべてで合成可能になる場合、私は（かなり長い）スニペットから分かることはできませんが、私はそれがありませんね。 HDLコードの反復構造の頻繁な誤解は、彼らがマイクロプログラムの繰り返しのような順次処理順序を作成することです。しかし、彼らはありません！彼らはパラレル·ロジックは、各繰り返しのブロック内のロジックの1つのインスタンスを生成する方向である。合成可能であるためには、反復回数が有限でHDLコンパイラの予測可能でなければなりません。そうでなければコンパイラが無限ループ（事前定義された反復限界に達した後、コンパイルエラーになる）で立ち往生されます。ほとんどのケースでは、唯一の適切な解決策は、クロックを使用して、実際には逐次プログラムの流れをコーディングすることです。

 

[jene2in]

ありがとうございました！

 

[nitin_ndg]

Y氏は右側です。