VHDLでinoutのポートを定義する問題

V

Vonn

Guest
こんにちはすべて、私はプログラム可能なチップを駆動するためのVHDLコードを書いています。私の問題は、私はINOUTポートを定義するときにsynthiezerそれがポートアウトを強制することです。それはあなたがコード中に 'Z'でそれをロードする必要があるINOUTだということを理解する唯一の方法...私のquestionisは、その唯一のソリューションです？
 
それはあまりにも私の問題です。私は、MAX + PLUS II 10.2 INOUTを使用すると、CompilyingはOKですが、波のシミュレーションでは、ポートを認識できません。私はソースボードを掲示します。
 
ザイリンクスISEソフトウェアは、この問題はありませんが、私はこの問題は、あなたのコードを送信、詳細を説明software.canからのものではないと思います。
 
まあ... INOUTとして定義すると正確にはトライステートピン（O持っているわけではありません。あなたもINOUTとして宣言する必要がありますフィードバックを必要とする出力専用ピンの場合の...だからあなたが本当に必要とするより双方向ピンを必要とする場合出力コードの 'を使用するZ'assignment（O、ここで奇妙な何も...
 
私は、RTLのルールの一つがin​​outのポートを使用することではありませんね...
 
シノプシスのFPGA Expressは、以下の点を除いてすることができます。小さなスケルトンをあなたは双方向バス/ポートしたい場合は、次のエンティティのFPGAは、ポート（...バス：inoutのSTD_LOGIC_VECTOR（0 '1 N）rd_neg：std_logicで; ...）;であるエンドFPGA、アーキテクチャFPGAのfpga_archは - 内部レジスタbusinの信号：STD_LOGIC_VECTOR（0 '1 N）busout：STD_LOGIC_VECTOR（0 '1 N）; ... busin
 
[引用= MC＆FPGA]ザイリンクスのISEソフトウェアがこの問題ではありませんが、私はこの問題がsoftware.canからは、より、あなたのコードを送って説明できないと思います[/quote]で私の問題は、コードはここにあります： HTTP :/ / edaboard.com/ftopic79757.html
 
小さなスケルトンをあなたは双方向バス/ポートが必要な場合：シノプシスのFPGA Expressを除くことができ[= Husoo QUOTE]は、エンティティのFPGAは、ポート（：inoutのSTD_LOGIC_VECTOR（0 '1 N）rd_neg：...バスstd_logicで; ...）です。 、ハイエンドFPGA、FPGAのアーキテクチャfpga_archは - 内部レジスタbusinの信号：STD_LOGIC_VECTOR（0 '1 N）busout：STD_LOGIC_VECTOR（0 '1 N）; ... busin
 
あなたがxess.comで検索することができます。このサイトでは、マイコンとCPLDまたはFPGAのインターフェイスについての多くの例があります。このコードは、ベースは、大学のためにザイリンクスFoundationソフトウェアでVHDLで書かれていますが、ISE 6.2に変更することができます
 
ありがとうございます。私のソースはよくコンパイルされていますが、唯一のシミュレーションでは恥ずかしいされています。なぜですか？
 
[引用= omara007]私は、RTLのルールの一つがin​​outのポートを使用することではありませんね... [/引用]を私は、例えば、データバスは、通常、双方向になるように考えていない
 
入出力ポートはheirarchal設計のために悪いです。バッファを使用してみたり、同様にトライすることができ、中間信号と出力としてのポートをdecalare。遅延（技術による遅延）
 
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