VHDLで生成されたハードウェア上のセンシティビティリストの効果

[s3034585]

こんにちはいずれかのVHDLコードのセンシティビティリストから信号を除去する効果が何であるか私に言うことができる。以下そのコードです。当初はaとbはセンシティビティリストに記載されている両方後でその後sensitvityのリストに記載されている信号と。いずれは、Cの出力と両方のケースで生成されたハードウェア上で私にdiffを教えてもらえます。感謝のエンティティの試験では、ポート（：; Bトライステートに：std_logicで; C：トライステート出力）です最後の裁判、裁判の行動アーキテクチャは、プロセスを開始され（）（= '1'とb = '0'）なら始めるまたは（a = '0'とb = '1'）次にc

 

[gnomix]

[引用= s3034585]こんにちはいずれかのVHDLコードのセンシティビティリストから信号を除去する効果が何であるかを教えてもらえますか。以下そのコードです。当初はaとbはセンシティビティリストに記載されている両方後でその後sensitvityのリストに記載されている信号と。いずれは、Cの出力と両方のケースで生成されたハードウェア上で私にdiffを教えてもらえます。感謝のエンティティの試験では、ポート（：; Bトライステートに：std_logicで; C：トライステート出力）です最後の裁判、裁判の行動アーキテクチャは、プロセスを開始され（）（= '1'とb = '0'）なら始めるまたは（a = '0'とb = '1'）次にc

 

[tut]

シミュレーション/合成の不一致でのVHDLの結果の感度のリスト内の任意の信号を省略する..シミュレーションでは、uが省略された信号のイベントがあるときに結果が"だって、プロセスがトリガ文句を希望する...しかし、すべての（主要な読み？）合成ツールは、センシティビティリストを無視したり文句を言わないので、u'llには、目的のハードウェアを取得..ちぇっ..

 

[eltonjohn]

HI .. VHDLは、固有の一般的な並列言語でです.. REGISTERのロジックのプリミティブはありません。 "行動"抽象化のレベルで言語を使用するためにIMのために...時間をかけて回路の動作を指定するためにそれを使用することを意味するから、我々は、シーケンシャル文を"強制"する必要があります。論理合成で"登録LOGIC"を意味する方法で合成会社によって実装黄金ルールがあります。これは、プロセスのステートメントで行われる..ルールは、このように書きます： REGISTEREDロジック1のために使用されるプロセスは）incompletly指定）感度のリスト2のすべての入力を含む"ものではありません"プロセスを使用して書く"IF - ELSIF -"（ELSIFに注意を払うここに）一つ以上の信号がその価値を保持しなければならないことを意味する（これがキーである）3）はプロセスの繰り返しの間にそれらの値を保持するような方法で変数を使用して.. -------------------------------------------------- 1）センシティビティリストには、プロセスのために書かれたすべての入力2）assigment文を含む組み合わせロジックの使用---------------------------プロセス出力は、プロセスのインプットのすべての可能な組み合わせを網羅

 

[barkha]

=>センシティビティリストには、プロセスが敏感であるために信号のセットです。センシティビティリストの信号の値の変化は、センシティビティリストが指定されていないprocess.Ifの即時実行を引き起こす、一つのプロセスが停止されることを確認するために待機ステートメントを含める必要があります。センシティビティリストには、プロセス内で読み込まれるすべての信号で構成されていなければなりません。 =>合成では、センシティビティリストがプロセスに与えられていない場合VHDLモデル"困ったシミュレーション合成の不一致から回路/ゲートレベルのインプリメンテーションを生成するプロセスです...."合成ツールでは、多くの場合、感度のリストを無視するが、適切な感度のリストは、プロセスで指定されていない場合のシミュレーションツールは...、忘れられた信号は、シミュレーションモデルの動作の違いと合成されたデザインにつながるしない