VHDLでコンパレータビット2プログラムの助け

[fm_com_28]

親愛なる、

私はビットを生成し、したい設計2 Bをビット符号なしかかる2つのコンパレータを使用してVHDLをstd_logic_vectrorsをとA LとGの、メール、ここで

λ= 1の場合<Bの
G = 1で、もし> Bの
メール= 1の場合= Bの

デザインなので、このプログラムを見つけるのに役立つ私をできるかどうか1つが
について

 

[Guest]

[No message]

 

[nand_gates]

その非常に簡単です！
設計ではより一般的な再利用可能¥なCD4585シートのデータ参照してください。

コード：

ライブラリのIEEE;

使用ieee.std_logic_1164.all;エンティティコンパレータは、ポート（

：std_logic_vector（1 downto 0）;

Bの：std_logic_vector（1 downto 0）;

lと使用：アウトトライステート;

Gの：アウトトライステート;

メール：アウトトライステート）;エンドコンパレータ。コンパレータのアーキテクチャbehavは開始 - behavをプロセス（AとB）

変数G_tmp：トライステート;

変数L_tmp：トライステート;

変数E_tmp：トライステート;

開始 - プロセス

G_tmp：= '0';

E_tmp：= '0';

L_tmp：= '0';

場合> Bの後

G_tmp：= '1';

ELSIFはAはBの後

E_tmp：= '1';

他

L_tmp：= '1';

エンド場合はtrue。

Gの<は= G_tmp;

メール<は= E_tmp;

L <は= L_tmp;

工程;エンドbehav;