VHDLおよびVerilogを実施するためのBSETの方法は何ですか

[sagar474]

私は、任意のFPGA開発ボードを持ってありません。 Hは、VHDLおよびVerilogについての明確なアイデアを実践して取得する必要があります。

 

[TrickyDicky]

本を読んで（アシェンデンからVHDLへの学生ガイドの周りを推奨見たIVE）テキストエディタ（メモ帳+ +は無料の）私はのverilogについて何も知らないのではないかシミュレータ（GHDLは無料です）を取得さ。

 

[permute]

あなたは、シミュレートし、テストがISE /のQuartusのWebバージョンを使ってビルドすることができます。理想的には、コーディングスタイルをより小さく、より高速なデザインで結果になるかを判断することができるだろう。それはより多くの言語をサポートしているとして、この目的のために、Quartusは良いかもしれない。あなたが最終的には安価な開発ボードの1つを得ることになります。私は、ザイリンクスが小さなspartan6 USBキーdevboardを持っていると思う。

 

[pini_1]

一つの方法は、シンプルなオープンソースのデザインをダウンロードし、一緒にプレイすることです：[URL = http://bknpk.no-ip.biz/my_web/MiscellaneousHW/UART/uart_tx_1.html] VHDL、Verilogの、設計、検証、スクリプト、。 .. [/URL]"自主研究プロジェクトでは、私はいくつかのDUTを必要と私はVHDLで書かれたこのシンプルなUARTを、見つけた。設計は、ModelSimを使用してコンパイルされた。家庭で私はフリーのVHDLシミュレータ、GHDLを使う。波動を検査するには、私はGTKWAVEを使用してください。..." http://bknpk.no-ip.biz/my_web/IP_STACK/start_1.html "このプロジェクトは、クイーンズランド大学からの無料のコードに基づいて、標準TCP / IPスタックの下位層を実装している。 IPスタック...同期書き込みのメモリを搭載した非同期SRAMを置き換える同期RAMは、このプロジェクトではサポートされているICMPおよびARPのテストが完了私の独自の機能を実装完了 - 。。。TBDはGHDLスクリプトを使用してコンパイルし、シミュレーションスクリプトを開始されないの完了合成。ザイリンクスのXSTフリーツールXSTを使用してVHDL IPスタック、。Doneを..."

 

[sagar474]

しかし、どのように私のコードが論理合成可能なコードであることを知っていますか？私は、行動とRTLコードについて困惑している。

 

[permute]

ビットのファイルを作成すると、FPGA上に配置する前に最後のステップです。この時点では、sysnthesisのレポートおよび実施報告（フィッター/マップ）およびタイミング解析を読み取ることができます。あなたも、合成後のシミュレーションを実行することができます。あなたが行うことができない唯一のことは、実際にHW上で結果をテストしています。実用的ではないがいくつかある - 数秒間実行するために必要なものは、シミュレートするために時間がかかります。しかし、機能を確認するだけでなく、使用される最大クロックレートと地域の良好な推定値を決定することができます。

 

[TrickyDicky]

チュートリアルを読んで、彼らは方向を指している必要があります。とRTLコードはsynthesisorはゲートやレジスタに変換できるビヘイビアコードです。

 

[dpaul]

の一小片がアドバイス。 VHDLとVerilogを混同しないでください。いずれかを決定を行い、それを開発する。無料の合成ツールは、任意の場所で利用可能ではありません。しかしnumerious基本的な例はいくつかのツールで合成後の論理のゲートレベルの表現を示して提供されているいくつかの良いVHDL / Verilogの教科書があります。 uはそれらを介して慎重に行けば、あなたは正しい/良いコードを書くための方法論を把握することができる。すべてのベスト！

 

[TrickyDicky]

あなたは、小型デバイス用のフリーと合成するデザインをISEとQuartusをダウンロードすることができます。