Verilog - Aの合成することができる

[davyzhu]

こんにちは、私はVerilogを愛し、およびVerilog - AMS Verilogのような合成されること、またはそれはシミュレーションのためだけですか？とアナログ設計者はそれでアナログ回路を設計するのですか？と私はVerilog -その仕事をすることができる、RF高周波数回路が今、最近のホットないことに気づいているでしょう？誰がそれを使用する提案を記入してください。ありがとう！ところで、"Verilog - AのAMSのデザイナーズガイド"という本はダウンロード形式になることができる http://www.designers-guide.com/Books/dg-vams/index.html DAVY

 

[zmliu]

アナログ/ RF回路の設計者はアナログのためにもVerilog-A/AMS VHDL、Verilogの、のような任意のプログラミング言語が好きですが、描画シミュレーションツール好むしない - Simulinkは、システムの検証のためのADSを。私はVerilog -今合成することができますが、いくつかのEDAのcompanysは、このターゲットを攻撃している聞いたことがない。

 

[qslazio]

Verilog - Aの混合デザインでちょうどシミュレーションモデルのためです。

 

[icsrc]

確かにそれは単に検証のためですではない

 

[claint]

もちろんオフではない。それは、アナログデバイスをモデル化するために使用されます。

 

[jswei303]

Verilog - Aの協調シミュレーションに便利です。協調シミュレーションの後、あなたは本物のアナログブロックを使用してVerilog -置き換える必要があります。そうそれはない合成のために、アナログブロックの仕様を確認するために使われています。 [サイズ= 2] [色=＃999999] 57秒後に追加：[/色] [/サイズ]のverilog -コシミュレーションに有用である。協調シミュレーションの後、あなたは本物のアナログブロックを使用してVerilog -置き換える必要があります。そうそれはない合成のために、アナログブロックの仕様を確認するために使われています。

 

[chinito]

私は小さな規模でのVerilog - Aを使用してレイアウトを自動化しようとする人々を見てきました。それはのsythesisならVerilog - Aのそれである。私は、古き良きマニュアルと私のデザインのlaboriusレイアウトを信じている。

 

[amraldo]

彼らのデザインは、デジタルなものとしてsystemeticではないので、uはアナログ/ RF回路の合成を自動化することはできません